图解用register balancing方法解决时序收敛问题一例
发表于 4/30/2010 9:52:48 AM
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FPGA时序约束的几种方法
发表于 4/29/2010 2:59:38 PM
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用之有道—如何用尽FPGA芯片的所有资源
发表于 4/29/2010 2:55:27 PM
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近期博客写作计划
最近在思考一些问题，有了一些想法，准备深入挖掘一下。唯恐遗漏，先记在这里。1.时序收敛的手段和原理（完成），《深亚微米FPGA结构与CAD设计》读后感（延后）。2.以前设计的跨时钟域接口电路毛刺滤除逻辑的优缺点分析。3.Tcl语言在QuartusII编译中的使用。4.Modelsim
发表于 4/29/2010 2:54:04 PM
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TimeQuest就一定要搞定——看懂时序波形图
时序分析和时序约束在很多朋友看来是FPGA设计中的“高级”技术，是可以“明天再学”的功课。想一想，我们设计的每一个正确运行的数字电路在每一个ps内都正在我们有意或者无意设定的时序约束范围内运行着——时序分析这门所谓“高级&
发表于 4/28/2010 3:40:19 PM
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TimeQuest就一定要搞定——图解Multicycle Path时序余量计算（未完待续）
在上一篇关于TimeQuest的文章中，我引用了QuartusII自带的一个示例。这个示例很有代表性——两个相位关系固定的时钟域、标准同步设计、复杂组合逻辑路径、调用了DSP资源。这个例子用来学习TimeQuest的用法和时序分析的基本原理是再好不过了。除了上面提到的几
发表于 4/28/2010 3:28:23 PM
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TimeQuest就一定要搞定——由QSF生成SDC
QSF是QuartusSettingsFile的缩写，包含了一个Quartus工程的所有约束，包括工程信息、器件信息、引脚约束、编译约束和用于ClassicTimingAnalyzer的时序约束。SDC是SynopsysDesignConstraints的缩写，该文件用于TimeQuestTimingAnalyzer的时序约束和定制报告。在TimeQuest
发表于 4/28/2010 3:16:42 PM
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Synplify综合获得的网表可否用于TimeQuest进行约束
发表于 4/28/2010 2:13:46 PM
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TimeQuest就一定要搞定——图解Setup Time时序余量计算
一图胜千言。QuartusII7.2版的TimeQuestTimingAnalysis工具中新添加了“波形察看”功能，可以帮助设计者更直观地理解特定路径上寄存器之间的时序关系。对于时序分析初学者来说，理解时序分析的公式与实际器件的物理特性之间的对应关系是一
发表于 4/28/2010 10:25:38 AM
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TimeQuest就一定要搞定——时序约束和分析流程
TimeQuest的约束和分析流程是与QuartusII的编译流程紧密结合的。如下图所示：TimeQuest进行约束和分析的对象都来自QuartusII编译流程各阶段的编译结果。二者对应关系如下：1.分析与解析StartAnalysis&Elaboration->RTLViewer 
发表于 4/28/2010 10:10:02 AM
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TimeQuest就一定要搞定——取值为负数的建立时间
在前面的一篇文章中，给出了建立时间检查的基本公式：1）寄存器-寄存器（Register-to-Register）路径检查：ClockSetupSlack=DataRequiredTime–DataArrivalTimeDataArrivalTime=LaunchEdge+ClockNetworkDelaySourceRegister+μtco+Register-to-RegisterDelayData
发表于 4/26/2010 11:16:51 AM
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TimeQuest就一定要搞定——时序分析基本公式
以下内容译自QuartusIIVersion7.0Handbook，Volume3：Verification的6-28：ClockAnalysis部分。TimeQuest静态时序分析的对象包括：寄存器和寄存器之间的路径、I/O之间、I/O和寄存器之间的路径、异步复位和寄存器之间的路径。TimeQuest根据DataArrivalTime和DataRequired
发表于 4/26/2010 10:38:38 AM
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TimeQuest就一定要搞定——时序分析基本概念
以下内容译自QuartusIIVersion7.0Handbook，Volume3：Verification的6-13：TimingAnalysisOverview部分。TimeQuest需要读入布局布线后的网表才能进行时序分析。读入的网表是由以下一系列的基本单元构成的：1.Cells：Altera器件中的基本结构单元。LE可以看作是Cell
发表于 4/24/2010 5:48:57 PM
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TimeQuest就一定要搞定——为什么一定要搞定
最近一段时间以来一直在尝试使用TimeQuest。胡乱配置了一通，屡屡失败。于是下定决心，从基本概念开始，力争把TimeQuest这个简化版的PrimeTime搞定。时序分析在ASIC设计中的重要性毋须多说（我也不甚了解）。在FPGA设计中，很少进行细致全面的时序约束和分析，Fmax是最
发表于 4/24/2010 5:40:40 PM
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