vivado多线程编译
vivado多线程编译实现方法最近基于vivado开发V7的逻辑，编译一把速度需要很长时间，一直在想办法解决这个问题，但是基本没找到什么好的方法。现在电脑配置已经很牛逼了，可是需要的时间还是很长，因此在找有没有能够充分利用电脑资源来提升编译速度的东西。
发表于 6/9/2015 6:58:27 PM
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Verilog中参数传递用法
以前发的博客中说要补参数传递的用法，现在用到了才想到补，哎....话不多说，补上。直接上例子说明吧。底层模块中：moduleA#（parametera=32'd0,b=32'd0)(inputclk,outputcnt)............endmodule其中a,b为定义的底层模块的参数，默认值为32'd0.在顶层模块中调用：A#(
发表于 6/4/2015 11:30:17 AM
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vivado常用约束
最近刚开始使用vivado，当然逻辑开发的东西都一样justVerilog，都一样，但是一些约束的语法跟以前不太一样，这里记录下我使用中遇到的一些不懂的语法，希望能够帮助自己的同时帮助一下其他同学~~~set_false_path：在FPGA设计中，并不是所有的路径都需要做时序分析
发表于 5/19/2015 1:22:07 PM
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搞定Verilog中的generate ，参数传递，for的用法
新工作第一天，看了看别人的代码，发现自己对于Verilog语言还是有很多不清晰的地方，谨以此篇博客。希望自己能够搞清楚一些不清晰地东西。即使将来忘了回过头来再看看也能够马上回忆起来。废话结束。上正文。Verilog-1
发表于 3/31/2015 12:05:58 AM
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