vivado常用约束
最近刚开始使用vivado，当然逻辑开发的东西都一样justVerilog，都一样，但是一些约束的语法跟以前不太一样，这里记录下我使用中遇到的一些不懂的语法，希望能够帮助自己的同时帮助一下其他同学~~~set_false_path：在FPGA设计中，并不是所有的路径都需要做时序分析
发表于 5/19/2015 1:22:07 PM
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