做数字逻辑真正的难点是什么？
开门见山，逻辑设计的难点不在于RTL级代码的设计，而在于系统结构设计和仿真验证方面。目前国内对可综合的设计强调的比较多，而对系统结构设计和仿真验证方面似乎还没有什么资料，这或许也从一个侧面反映了国内目前的设计水平还比较低下吧。以前总是
发表于 2/25/2012 8:06:22 AM
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怎样才能学好Verilog HDL？
作过的朋友肯定知道，公司里是很强调规范的，特别是对于大的设计（无论软件还是硬件），不按照规范走几乎是不可实现的。逻辑设计也是这样：如果不按规范做的话，过一个月后调试时发现有错，回头再看自己写的代码，估计很多信号功能都忘了，更不要说检错了；如果一个项目
发表于 2/25/2012 8:05:47 AM
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时序是设计出来的！！（转）
我的boss有在华为及峻龙工作的背景，自然就给我们讲了一些华为及altera做逻辑的一些东西，而我们的项目规范，也基本上是按华为的那一套去做。在工作这几个月中，给我感触最深的是华为的那句话：时序是设计出来的，不是仿出来的，更不是湊出来的。在我
发表于 2/25/2012 8:05:16 AM
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Verilog HDL代码描述对状态机综合的研究
1引言VerilogHDL作为当今国际主流的HDL语言,在芯片的前端设计中有着广泛的应用。它的语法丰富,成功地应用于设计的各个阶段：建模、仿真、验证和综合等。可综合是指综合工具能将VerilogHDL代码转换成标准的门级结构网表,因此代码的描述必须符合一定的
发表于 2/25/2012 8:04:36 AM
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verilog 设计经验
一、组合逻辑1、敏感变量的描述完备性Verilog中，用always块设计组合逻辑电路时，在赋值表达式右端参与赋值的所有信号都必须在always@(敏感电平列表)中列出,always中if语句的判断表达式必须在敏感电平列表中列出。如果在赋值表达式右端引用了敏感电平
发表于 2/25/2012 8:03:45 AM
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Verilog学习笔记
般认为VerilogHDL在系统级抽象方面比VHDL略差一些，而在门级开关电路描述方面比VHDL要强的多写了第一个verilog程序，是一个加法器内容如下moduleadder(count,sum,a,b,cin);input[2:0]a,b;inputcin;outputcount;output[2:0]sum;assign{count,sum}=a+b+cin;endmodule开始
发表于 2/25/2012 8:03:01 AM
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初学者如何学习FPGA
产品，还是通信行业、工业自动化、汽车电子、医疗器械等领域无处不在。从1985年第一颗FPGA诞生至今，FPGA已经过去了20多个年头，从当初集成几百个门电路到现在的几百万门、几千万门……，从原来的上千元的天价到现在几元的超低价，发生了翻天覆地的变化，所
发表于 2/25/2012 8:02:21 AM
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序列检测器
序列检测器是时序数字电路中非常常见的设计之一。它的主要功能是:将一个指定的序列从数字码流中识别出来。接下来就以设计“01101”这个序列的检测器为例，说明VerilogHDL语言的具体应用。设X为数字码流输入，Z为检出标记输出，高电平表示“发现指定序列&
发表于 2/25/2012 8:00:47 AM
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C++基础知识点
一、#include“filename.h”和#include的区别#include“filename.h”是指编译器将从当前工作目录上开始查找此文件#include是指编译器将从标准库目录中开始查找此文件二、头文件的作用加强安全检测通过头文件可能方便地调用
发表于 2/25/2012 8:00:09 AM
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IC设计中逻辑综合的一般步骤及相关基本概念
综合中的延迟及关键路径图1中给出了常见的两个寄存器R1和R2之间的时序路径。R1和R2分别具有延迟Tck-q和Tsetup，TM和TN分别是M和N逻辑具有的延迟。B对R1来说是输出端口，输出延迟为Tsetup+TN，而对R2是输入端口，输入延迟为Tck-q+TM，于是这条单周期路径的总延迟为Tck-q+
发表于 2/25/2012 7:58:39 AM
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避免用组合逻辑产生时钟
今天看到一个问题如下：在生成位流文件的时候，显示的警告如下：Clocknetu8/dout_not0001issourcedbyacombinatorialpin.Thisisnotgooddesignpractice.UsetheCEpintocontroltheloadingofdataintotheflip-flop.回复：报告的warning和这个模块看起来没关系，至
发表于 2/25/2012 7:55:17 AM
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数字电路的设计环境（转帖）
转帖地址http://blog.sina.com.cn/s/blog_495437290100a3ka.html从07年三月份开始工作到现在一年多了，在这一年里换个几个地方，总体感觉各个地方的差别不大。我只想说说我对工作的感受，只想让想尽快进入数字IC设计的朋友尽快进入这行，这行的门槛相对较高，比做平常的
发表于 2/25/2012 7:49:12 AM
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FPGA\CPLD设计学习笔记
1、硬件设计基本原则(1)、速度与面积平衡和互换原则：一个设计如果时序余量较大，所能跑的频率远高于设计要求，能可以通过模块复用来减少整个设计消耗的芯片面积，这就是用速度优势换面积的节约；反之，如果一个设计的时序要求很高，普通方法达不到设计频率，那么可以通
发表于 2/25/2012 7:48:03 AM
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FPGA牛人的经验谈
在IC工业中有许多不同的领域，IC设计者的特征也会有些不同。在A领域的一个好的IC设计者也许会花很长时间去熟悉B领域的知识。在我们职业生涯的开始，我们应该问我们自己一些问题，我们想要成为怎样的IC设计者？消费？PC外围？通信？微处理器或DSP？等等？IC设计的基本规
发表于 2/25/2012 7:47:36 AM
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这是一篇很好的文章，学verilog的可以好好看看
这是一篇很好的文章，学verilog的可以好好看看规范很重要工作过的朋友肯定知道，公司里是很强调规范的，特别是对于大的设计（无论软件还是硬件），不按照规范走几乎是不可实现的。逻辑设计也是这样：如果不按规范做的话，过一个月后调试时发现有错，回头再看自己写的代
发表于 2/25/2012 7:46:54 AM
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