DES算法的介绍和实现(下)
INT32handle_data(ULONG32*left,ULONG8choice){INT32number=0,j=0;ULONG32*
发表于 2/25/2012 7:27:36 AM
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怎么样从一个疯狂下载者成为一个学习者
为了方便广大网友，各种网站也应运而生。当网络的建设和发展正进行的如火如荼，喧闹之中，搭配学习这壶美酒的，竟是一瓶名叫资料下载的毒药，更糟糕的是，美酒和毒药已经被灌到了同一个杯子里，浑然一体，叫人在畅美中不知不觉走进地狱。简单的设置，方便的软件，FTP给
发表于 2/25/2012 7:25:39 AM
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下载与KEIL和IAR联调文件vdmagdi.exe和vdmcspy.exe的方法 [ARM]
安装proteus7,点击程序->proteus7->proteusVSMmodelhelp->ARMMICROPROCESSORMODEL,然后点击RemoteDebuggerDrivers，然后就可以选择下载KEIL或者IAR的驱动
发表于 2/25/2012 7:21:11 AM
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静态时序分析（Static Timing Analysis）基础与应用（2）
在这些BoundaryCondition定义之后，上述4种Path事实上都可看成是第1种Path（Flip-Flop到Flip-Flop）。也就是说，加上BoundaryCondition后，只要Clock给定，所有Path的TimingConstraint就会自动给定。。图十八图十九由于每个Path都有TimingConstraint，所以时序分析都能
发表于 6/30/2011 10:37:00 AM
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静态时序分析（Static Timing Analysis）基础与应用（1）
前言在制程进入深次微米世代之后，晶片（IC）设计的高复杂度及系统单晶片（SOC）设计方式兴起。此一趋势使得如何确保IC品质成为今日所有设计从业人员不得不面临之重大课题。静态时序分析（StaticTimingAnalysis简称STA）经由完整的分析方式判断IC是否能够在使用者的时序
发表于 6/30/2011 10:17:24 AM
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约束、时序分析的概念
很多人询问关于约束、时序分析的问题，比如：如何设置setup，hold时间？如何使用全局时钟和第二全局时钟（长线资源）？如何进行分组约束？如何约束某部分组合逻辑？如何通过约束保证异步时钟域之间的数据交换可靠？如何使用I/O逻辑单元内部的寄存器资源？如何进行物理区
发表于 6/29/2011 9:51:56 AM
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Verilog HDL语言在FPGA/CPLD开发中的应用
近30年来，由于微电子学和计算机科学的迅速发展，给EDA(电子设计自动化)行业带来了巨大的变化。特别是进入20世纪90年代后，电子系统已经从电路板级系统集成发展成为包括ASIC、FPGA和嵌入系统的多种模式。可以说EDA产业已经成为电子信息类产品的支柱产业。EDA之所以能蓬
发表于 6/29/2011 9:41:57 AM
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分频器的verilog HDL描述
偶数倍分频：偶数倍分频应该是大家都比较熟悉的分频，通过计数器计数是完全可以实现的。如进行N倍偶数分频，那么可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数。以此循环下
发表于 6/28/2011 2:03:23 PM
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Verilog代码优化之case语句
可综合的verilog是一个，最优化的代码也是一个，所以就想说说这方面的问题，算是自己攒的一点经验分享吧，可能会有所欠缺或者说的不太对，还望EDN的各路高手指点。那就先从case语句和if…else语句开始吧。代码一：moduletest_3(clk,rst_n,data,add);inputclk;inpu
发表于 6/28/2011 1:58:27 PM
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Verilog PLI应用简介
PLI是什么？PLI=VerilogProgramLanguageInterface，也称为VerilogPLI。简单来说，PLI提供一种接口，将用户编写的C或C++程序连接到verilog仿真器上，实现verilog仿真器的功能扩展和定制。说到这里，大家首先要明确一点：PLI只是用来做仿真的，说得更具体就是只用来写test
发表于 6/28/2011 1:56:13 PM
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