怎么正确拔插fpga开发板的JTAG仿真器
引子无论是客户反馈,还是自己亲身经历,USB-Blaster不能下载配置FPGA的情况时有出现。究其原因,大致有如下几条:1. FPGA器件上的JTAG相关引脚出现故障;2. USB-Blaster坏了;3. 10针JTAG线缆没有压制好。...
发表于 3/29/2016 9:26:53 PM
阅读(2162)
modelsim波形查看快捷键
鼠标操作: Ctrl+鼠标左键从左上向右下拖拉:放大(选中区域) Ctrl+鼠标左键从左下向右上拖拉:缩小 Ctrl+鼠标左键从右下向左上拖拉:缩放至满屏 鼠标左键拖拉:移动最近的光标...
发表于 3/29/2016 4:35:40 PM
阅读(4093)
verilog存储器详解
存储器是一个寄存器数组。存储器使用如下方式说明:reg [ msb: 1sb] memory1 [ upper1: lower1],memory2 [upper2: lower2],. . . ;例如:reg [0:3 ] MyMem [0...
发表于 3/23/2016 11:37:19 AM
阅读(1994)
FPGA内部结构
本文主要以Xilinx Virtex Ⅱ系列为例,对FPGA内部结构作简要介绍,其内容主要来自Xilinx Virtex Ⅱ datasheet、user guide、以及其它来自Xilinx网站上的资料。内部结构概述FPG...
发表于 3/22/2016 9:01:19 PM
阅读(4433)
FPGA用户约束文件
FPGA设计中的约束文件有3类:用户设计文件(.UCF文件)、网表约束文件(.NCF文件)以及物理约束文件(.PCF文件),可以完成时序约束、管脚约束以及区域约束。3类约束文件的关系为:用户在设计输入阶段编写UCF文件,然后...
发表于 3/22/2016 5:45:06 PM
阅读(2415)
FPGA文件类型
上面这些文件可以分为五类: 1. 编译必需的文件:设计文件(.gdf、.bdf、EDIF输入文件、.tdf、verilog设计文件、.vqm、.vt、VHDL设计文件、. vht)、存储器初始化文件(.mif、.rif、.hex)、配...
发表于 3/22/2016 5:38:52 PM
阅读(2543)
testbench文件构架
DUT(design under test) 激励信号--输入->待测模块--输出—>波形数据输出->波形的验证->验证结果 预期输出时序波形 2.Testench代码设...
发表于 3/21/2016 5:51:29 PM
阅读(1824)
dbm的计算(功率)
dbm的计算方法:(dBm与mW) 一般坊间贩售的802.11x无线网路AP上头,常会有规格说明,里头总会有一项说明到这个AP(或是无线网路卡),它的传输功率(transmission POWER)有20dBm,或者有些产品,是以mW(m...
发表于 3/18/2016 6:49:21 PM
阅读(2028)
电路设计电容的应用
注:主要用于电源滤波、信号滤波、信号耦合、谐振、滤波、补偿、充放电、储能、隔直流等电路中。以下介绍基于电容常用功能,详细介绍各功能应用。//--------------------------------------------...
发表于 3/17/2016 9:34:38 PM
阅读(2410)
parameter与localparam的区别
Verilog代码可移植性设计1.参数定义localparam,实例代码如下:module tm1( clk,rst_n, pout );input clk;input rs...
发表于 3/17/2016 3:42:20 PM
阅读(2039)
上拉电阻与下拉电阻
上拉电阻就是把不确定的信号通过一个电阻钳位在高电平,此电阻还起到限流的作用。同理,下拉电阻是把不确定的信号钳位在低电平。上拉电阻是指器件的输入电流,而下拉指的是输出电流。那么在什么时候使用上、下拉电阻呢? 1、当TTL电路驱动CMO...
发表于 3/16/2016 3:45:17 PM
阅读(7894)
同步串行通信与异步串行通信
在计算机系统中,CPU和外部通信有两种通信方式:并行通信和串行通信。而按照串行数据的时钟控制方式,串行通信又可分为同步通信和异步通信两种方式。 1、异步串行方式的特点 所谓异步通信,是指数据传送以字符为单位,字符与字符间的...
发表于 3/16/2016 2:56:36 PM
阅读(3837)
异步复位同步释放
异步复位、同步释放 FPGA设计中常见的复位方式即同步复位和异步复位。在深入探讨亚稳态这个概念之前,并没有对所谓的同步复位和异步复位有太多的注意,而在实践中充分感受了亚稳态的危害之后,以前的代码里大多使用的是异步复位。 同...
发表于 3/15/2016 4:18:03 PM
阅读(2046)
亚稳态问题极其解决办法
1.1 亚稳态发生原因 在FPGA系统中,如果数据传输中不满足触发器的Tsu和Th不满足,或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间(recovery time)不满足,就可能产生亚稳态,此时触发器输出...
发表于 3/10/2016 4:11:39 PM
阅读(3132)
wire与reg的运用区别
简单来说硬件描述语言有两种用途:1、仿真,2、综合。对于wire和reg,也要从这两个角度来考虑。***********************************************************************...
发表于 3/2/2016 1:17:15 PM
阅读(1959)