关于Altera的Nios II和Qsys
从SOPC到Qsys，Altera公司软件的更新频率还算高，同时，Qsys也一直有变化，每个版本都有新的IP核加入。Avalon总线的标准虽然没有太大变化，但是文档也一直在修订之中，其中也有一些变化，比如去掉了AvalonMMInterface去掉了多余的chipselect信号，而
发表于 1/14/2015 2:59:52 PM
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几个处理器软核在FPGA上的使用
自从有了FPGA类的器件，数字电路设计者就可以在这类器件上实现规模很大的数字电路的设计，即所谓半定制ASIC。似乎FPGA可以在数字电路的领域里几乎“为所欲为”（当然一些要求高的场合还需要ASIC来实现）。正是因为FPGA的灵活性，我
发表于 1/12/2015 9:58:34 AM
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SDRAM工作时序及控制器设计
我们在很多地方都能看到SDRSDRAM（同步动态随机存储器）的身影,现在可以找到很多成熟的IP核，但对于熟悉FPGA或者AISC设计，或是学习HDL，写个SDRAM控制器是个很好的练习机会，同时也顺便熟悉一下DRAM厂商的产品内部结构，看看与书本上写的有何变化，
发表于 1/12/2015 9:50:43 AM
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ALTERA Qsys中PCI-E IP硬核的使用
软件版本：QuartusII12.0首先打开Qsys，如下图：点击Qsys中的PCI下的IP_CompileforPCIExpress,或者直接搜索。接下来就是一些重要的设置，下面逐一解释：DeviceFamily即器件。根据不同的器件选择即可。Numberoflanes即FPGA与外部收发数据所用的通道数，对应的RTL例
发表于 1/12/2015 9:45:00 AM
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Nios II crt0 简要分析
Crt0，实际上指的是Cruntime，而“0”则代表它是最开始运行的部分。在不同CPU体系的GNU/gcc编译器中，它是程序最开始的地方。而根据不同CPU体系或者同一CPU体系也有使用不同版本C库的区别。对于Altera的nios2-elf-gcc而言，它默认连接的C库是一个占用
发表于 1/11/2015 1:40:46 PM
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Nios II CPU的接口信号
针对Altera的NiosII处理器，我们不管Avalon总线的关系，单单考虑CPU的接口信号，考虑没有指令缓存，数据缓存，没有MMU/MPU，没有硬件乘法器触发器和自定义的指令单元，那么，最基本的NiosII处理器有哪些信号呢？clk,时
发表于 1/8/2015 4:53:10 PM
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Nios II CPU体系分析
很多人喜欢学一个东西能够尽快上手，但是当你熟悉了工具的使用和它基本的设计概念之后，如果想要深入SOC/SOPC系统，有必要从最最基本的地方开始，深挖细节和底层，才能面对Altera的“类Unix”风格的API知其然，知其所以然。
发表于 1/8/2015 3:34:23 PM
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