最新博文
0
推荐 2681
阅读
推荐 2681
阅读
勇敢的芯伴你玩转Altera FPGA连载37：Verilog代码风格之同步以及时钟的设计原则
勇敢的芯伴你玩转Altera FPGA连载37：Verilog代码风格之同步以及时钟的设计原则特权同学，版权所有配套例程和更多资料下载链接：http://pan.baidu.com/s/1i5LMUUD 有了前面的铺垫，大家应该明白了寄存器...
0
推荐 14316
阅读
推荐 14316
阅读
【转】SerDes扫盲
FPGA发展到今天，SerDes(Serializer-Deserializer)基本上是标配了。从PCI到PCI Express, 从ATA到SATA，从并行ADC接口到JESD204, 从RIO到Serial RIO,…等等，都是在借助SerDes来提高性能。SerDes是非常复杂的数模混合设计，用户手册的内容只是描述了森林里面的一棵小树,并不能够解释SerDes是怎么工作的。SerDes怎么
2
推荐 3166
阅读
推荐 3166
阅读
一种Low Latency的整数除法器设计
之前写过两篇关于除法器的文章了（http://blog.chinaaet.com/justlxy/p/5100052322和http://blog.chinaaet.com/justlxy/p/5100052068），今天来介绍一种全新的设计思想，这种设计的优势是可以用较少的资源同时实现高速度、低Latency的要求。与此同时，其缺点也很明显，只适用于除数位宽比较低的情况（比如1~8bits）。
0
推荐 1622
阅读
推荐 1622
阅读
通用试验体系支撑平台下的反射内存网通信组件开发
弗吉尼亚州夏洛茨维尔市，2011年1月12日讯-GE智能平台宣布推出半高卡PCIE-5565PIORC PCI Express反射内存节点卡，进一步扩充了GE的RFM 5565反射内存解决方案阵容，也体现了GE在该技术上的广泛经验。半高卡...
0
推荐 21943
阅读
推荐 21943
阅读
0
推荐 2668
阅读
推荐 2668
阅读
勇敢的芯伴你玩转Altera FPGA连载36：Verilog代码风格之寄存器电路的设计方式
勇敢的芯伴你玩转Altera FPGA连载36：Verilog代码风格之寄存器电路的设计方式特权同学，版权所有配套例程和更多资料下载链接：http://pan.baidu.com/s/1i5LMUUD 上一章节中也已经基本...
0
推荐 2558
阅读
推荐 2558
阅读
特权同学FPGA微信学习专栏
https://wxbc2d59cfc5ce7bb7.h5.xiaoe-tech.com/content_page/eyJ0eXBlIjozLCJyZXNvdXJjZV90eXBlIjoiIiwicmVzb3VyY2VfaWQiOiIiLC...
0
推荐 2826
阅读
推荐 2826
阅读
外卖员为何风雨交加仍能工作？只因为它-温补晶振
各行各业在社会上生存都很不容易，想要立足更是谈何容易，特别是在这繁华的一线城市-深圳。
在五花八门的行业中，让我感触最深的还是“外卖员”。
1
推荐 21508
阅读
推荐 21508
阅读
0
推荐 21396
阅读
推荐 21396
阅读
2017年最后一天：看看年初第一天立的Flag完成情况如何
2017年1月1日，我写了个工作规划。这一天仿佛还在昨天，却一转眼就到了2017的最后一天。
0
推荐 2638
阅读
推荐 2638
阅读
勇敢的芯伴你玩转Altera FPGA连载35：Verilog代码风格概述
勇敢的芯伴你玩转Altera FPGA连载35：Verilog代码风格概述特权同学，版权所有配套例程和更多资料下载链接：http://pan.baidu.com/s/1i5LMUUD 所谓的设计习惯和代码风格，主要是指工...
4
推荐 5712
阅读
推荐 5712
阅读
EVDK DDR3 Demo调试笔记（关于VREF的问题）
昨天在调试Lattice EVDK开发板上的DDR3 Demo时，遇到一个莫名其妙的问题，今天来总结一下，并与大家分享。一、问题描述在Demo的顶层文件ddr3_test_top.v中有如下几句话： input test1;outpu...
0
推荐 3045
阅读
推荐 3045
阅读
勇敢的芯伴你玩转Altera FPGA连载34：Verilog代码书写规范
勇敢的芯伴你玩转Altera FPGA连载34：Verilog代码书写规范特权同学，版权所有配套例程和更多资料下载链接：http://pan.baidu.com/s/1i5LMUUD 虽然没有“国际标准”级别的Verilo...
