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TWR－K70F120M：MCU模块开发方案
Freescale公司的KinetisK70是具有浮点单元，图像LCD，IEEE.1588以太网MAC，全速和高速USB2.0OTG，加密和篡改检测的低功耗32位MCU，采用ARM.Cortex-M4内核，支持DSP指令，集成了512kB或1MB闪存。主要用在汽车电子、导航、消费电子、家用电器、工厂自动化、建筑物控制、可
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BJ-EPM CPLD入门套件VHDL例程2
BJ-EPM套件：http://item.taobao.com/item.htm?id=6733842901&--Filename﹕SW_DEBOUNCE.vhd--Author﹕wuhouhang--Description﹕三个独立按键控制LED灯亮灭libraryIEEE;useIEEE.std_logic_1164.all;use
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ADI公司模数转换器（ADC）产品常见术语解析
ADI公司生产的模数转换器（ADC）因其性能优越一直受到广大用户的青睐，下面为大家列出ADI公司ADC产品数据手册中的常见术语，供大家参考。模拟带宽模拟输入带宽指特定模拟输入频率，在该频率处，基频频谱能量(如FFT分析所确定者)衰减3dB。孔径延迟从编码命令上升沿50%点
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volatile 指针指来指去干嘛呀－＞nios2 PIO中断ISR
转载：http://blog.chinaaet.com/detail/18478.htmlvolatileintkey_edge;void*key_edge_ptr=(void*)&key_edge;volatileint*key_edge_ptr=(volatileint*)key_isr_context;（1）volatileintkey_edge;a)定义整型参数key_edge。b)Volatile是type-modi
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NIOS II 软核性能标准
转载：http://blog.chinaaet.com/detail/14283.html一些表格表1NiosII处理器系统的最大时钟频率(tMAX)(MHz)表2NiosII处理器系统的MIPS（每秒钟一百万个指令）表3在不同设备家族上的NiosII处理器系统的MIPS/MHz比表4NiosII处理器核和外设的逻辑元件使用率——S
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NIOS II/f Data Cache and Tightly-Coupled Memory
转载：http://blog.chinaaet.com/detail/14249.html这个问题困扰了我n久n久了（2天）...IOWR写数据总结出郁闷的问题http://blog.chinaaet.com/detail/14241.html上篇博文中我提出了问题，对于#defineLED_DATA*(volatileunsig
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NIOS II 处理器性能测试
转载：http://blog.chinaaet.com/detail/14207.html本文对NiosII处理器的经济型NiosII/e和快速型NiosII/f在不同的优化方式下测试其性能，测试了以下代码的运行时间。1、Printf//文件打印2、usleep(1000)//睡眠时间3、IOWR_ALTERA_AVALON_PIO_DATA//端口读写测试代码如下
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FPGA Verilog 硬件描述 + NIOS II 软核设计 EPCS FLASH 容量解读 （实现最大的利用价值）
FPGAVerilog硬件描述+NIOSII软核设计EPCSFLASH容量解读（实现最大的利用价值）一些基本外设（NIOS/F,SDRAM,LED,KEY,EPCS,JTAG_UART等）（SOPCIP设计）QuartusIIVerilogTOPFile综合后QuartusII报表可见，差不多用了1/2的FPGA，相当于120KB的二进制文件NIOSII中Wate
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FPGA、CPU与DSP技术正在走向融合
转载：http://blog.chinaaet.com/detail/25756.htmlhttp://china.toocle.com2011年03月11日08:55生意社生意社03月11日讯实际上，推动某项或几项技术发展方向的真正动力是市场与技术的综合因素，技术本身或内在的发展惯性并不是最重要的，或者说并非唯一决定
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ADI公司14位80 /105 MSPS 模数转换器（ADC）AD6645应用指南
AD6645是一款高速、高性能、14位单芯片模数转换器(ADC)。芯片上集成了全部必需功能，包括采样保持器(T/H)和基准电压源，可提供完整的信号转换解决方案。该器件提供CMOS兼容型数字输出。它是宽带ADC系列继AD9042(12位、41MSPS)、AD6640(12位、65MSPS、中频采样)和A
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FPGA/CPLD状态机稳定性研究
转载：http://blog.chinaaet.com/detail/10816.html摘要在FPGA/CPLD设计中频繁使用的状态机,常出现一些稳定性问题,本文提出了一些解决方法,实验表明该方法有效地提高了综合效率.随着大规模和超大规模FPGA/CPLD器件的诞生和发展,以HDL(硬件描述语言)为工具、FPGA/C
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清华大学kinetis培训资料
清华大学kinetis培训资料介绍：1743809449021.pdfGPIO1744358872249.pdfUART1744634846530.pdfIRQ1744967278179.pdfKINETIS在智能车中的应用1745267897630.pdf例程：1745981906279.rar
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EP2C8Q PLL深入浅出解析
转载：http://blog.chinaaet.com/detail/14499.html每个PLL有三个全局时钟网络，但是其中一个（c3）同时也可以作为外部时钟（atthesametime）这是否是说c0c1只能作为全局时钟，不能作为外部时钟呢？？？实际测试可以作为外部的，tellmewhy？
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门控时钟与多扇出问题解决方案
转载：http://blog.chinaaet.com/detail/14564.htmlFPGA设计中，经常会出现由于设计不合理产生的布线问题，较为突出的一点就是门控时钟和多扇出问题。门控时钟指的是不用FPGA内部的全局时钟资源BUFG来控制触发器的时钟沿输入端而是采用组合逻辑和其它时序逻辑（如分频器
