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EDADOC一博技术专栏:每周2篇PCB设计、SI仿真原创技术文章。一博在这里恭候大家。 一博,PCB设计,制板,物料代购,贴片组装。了解更多www.edadoc.com

你会做夹具吗?(一)

你们会做测试夹具吗?”听到客户在电话那头说的这句话,小陈愣了一下,不禁想起了发生在不久之前的另一段对话:“你会做层叠吗?”“会”“嗯”••••••聊天聊到这突然就聊不下去了,这样的问题确实不好回答,到底怎么样才叫是会呢?有一天,小明新接到一...

DDR3布线设计要点总结

DDR3的设计有着严格等长要求,归结起来分为两类(以64位的DDR3为例): 数据 (DQ,DQS,DQM):组内等长,误差控制在20MIL以内,组间不需要考虑等长;地址、控制、时钟信号:地址、控制信号以时钟作参考,误差控制在100MIL...

PCB设计要点-DDR3布局布线技巧及注意事项

前面高速先生团队已经讲解过众多的DDR3理论和仿真知识,下面就开始谈谈我们LATOUT攻城狮对DDR3设计那些事情了,那么布局自然是首当其冲了。对于DDR3的布局我们首先需要确认芯片是否支持FLY-BY走线拓扑结构,来确定我们是使用T拓扑结...

走进JEDEC,解读DDR(中)

上次的问题Vref偏移对DDR会造成什么影响,其中有比较重要的一个点就是会影响setuptime和holdtime,这两个参数和Vref又有什么关系呢,还有JEDEC中讲的derating又是什么东西呢?

走进JEDEC,解读DDR(上)

之前已经讲过DDR的前世今生,以及DDR的各种功能探秘,基本上对于DDR,我们已经有了比较深刻的认识,接下来就是利用我们已有的标准,去解读DDR。通常,DDR设计完成之后 ,对信号质量并没有一个完全确定的概念,需要我们通过仿真和测试的手段去...

DDRx的关键技术介绍(下)

今天要介绍的是DDR3和DDR4最关键的一些技术,write leveling以及DBI功能。Write leveling功能与Fly_by拓扑Write leveling功能和Fly_by拓扑密不可分。Fly_by拓扑主要应用于时钟、地址...

DDRx的关键技术介绍(中)

在DDRx里面经常会被一些缩写误扰,如OCD、OCT和ODT,我想有同样困扰的大有人在,今天还是继续上一篇的关键技术来介绍一下大家的这些困扰吧。片外驱动调校OCD(Off-Chip Driver)OCD是在DDR-II开始加入的新功能,而且...

差分时钟、DQS与DQM - DDRx的关键技术介绍(上)

在上一篇的问题里面问到了DDRX相对于前一代来说的关键技术突破在哪里,虽然没有人回答得完全正确,但这个也是很正常的,因为通过几句话要想说清楚也确实是不容易的,所以还是通过文章来把这些关键技术再给大家介绍一下。

DDR的前世与今生(二)

SDRAM与DDR SDRAMSDRAM是比较久远的事情了,但我们一说到它肯定不会和DDR混淆,我们通常理解的SDRAM其实是SDR SDRAM,为SDRAM的第一代,而DDR1则为第二代,乃至到我们现在使用的DDR4,其实为第五代......

DDR的前世与今生(一)

DDR SDRAM全称为Double Data Rate SDRAM,中文名为“双倍数据率SDRAM”。DDR是在原有的SDRAM的基础上改进而来,严格的说DDR应该叫DDR SDRAM,人们习惯称为DDR。说到这里,很多人可能会问SDRA...

4层板到12层板层叠设计案例

一博四层板的层叠方案层叠建议

层叠之数字地与模拟地

1、 数字地与模拟地再次引用下周伟的这篇文章:所有以电压电平为工作特性的电气设备都需要有参考,也就是说电压电平都是相对于这个参考来说的,而这个参考绝大多数情况下是0v,最后大家约定俗成的把这个0v参考叫成了“地”。点击回顾全文:EMC与地之...

地平面能隔离串扰吗?

关于大家担心的回流路径上的电流交叠在一起是否会有影响,在之前的文章中有过详细的说明。这篇文章就来看看串扰本身的问题。

层叠设计与串扰控制

1、 层叠设计与同层串扰很多时候,串扰超标的根源就来自于层叠设计。也就是我们第一篇文章说的设计上先天不足,后面纠正起来会比较困难。讲到层叠对串扰的影响,这里有另一张图片,和上文提到的参考平面的图片一脉相承。我们能看到,层间距离H是影响串扰的...

布线层数规划

有规划的PCB设计,也是更让人信服,layout工程师也可以少走弯路。pcb设计就像一个建高楼大厦的过程,布线层数规划就是其中的设计图纸,规划好了,布线就自然而然可以水到 渠成了。PCB板的层数一般不会事先确定好,会由工程师综合板子情况给出规划,总层数由信号层数加上电源地的层数构成。