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发表于 7/5/2010 2:26:39 PM
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工程更改管理
想写这篇文章有些日子了，只不过一直没抽空下手。俗话说“人非圣贤，孰能无过”，咱们这些成天和元器件打交道的硬件工程师们也能免有犯傻做错事的时候，尤其在开发设计如火如荼进行时，一些小细节的疏忽也会酿成大错。做了错事不要紧，知错就改那才是“
发表于 7/2/2010 2:49:22 PM
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Virtex下载电路调试
第一次使用XilinxUSB下载电缆，也是第一次测试自己的Xilinx板子。刚做的Virtex板子的下载电路设计犯下了几个很低级的错误，原本USB下载接口的定义如下：结果做板子的时候借用他人的电路，也没太留意画PCB的封装和实际
发表于 6/30/2010 2:43:55 PM
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硬件设计杂感
特权同学业余时间里会接一些小活，做一些FPGA的小项目。这些小项目虽小，生产周期也短，但是这些小项目仍然从某种意义上遵循着硬件开发设计的一些既定的流程。可谓麻雀虽小五脏俱全。特权同学感觉从中学到了很多在分工明确的工作体系环境中学不到的东西，对于硬件设计的
发表于 6/30/2010 2:21:42 PM
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基于Quartus II的在线调试方法
细算一下，发现Altera在QuartusII工具中居然提供了五种不同的在线调试方法。这里的在线调试是指协助或不借助于外部工具的FPGA板级调试。这些方法调试形式上稍有不同，互有优劣，目的都是为了帮助设计者更有效的完成板级验证。至于在面对这些方法时如何选择更适合特定的
发表于 6/30/2010 2:20:01 PM
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底层硬件如何实现浮点运算
首先，我们需要明确一个概念：FPGA所能表示的信号电平只有0和1。如表1所示，如果给出一组16位二进制数据，一般人肯定会很自然的认为它代表的是一组相应的10进制整数。表116位二进制数据10进制数据16’b0000_0000_0000_000116’d116’b0000_0001_00
发表于 6/26/2010 7:44:12 PM
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基于FPGA的跨时钟域信号处理 ——借助存储器
为了达到可靠的数据传输，借助存储器来完成跨时钟域通信也是很常用的手段。在早期的跨时钟域设计中，在两个处理器间添加一个双口RAM或者FIFO来完成相互间的数据交换是很常见的做法。如今的FPGA大都集成了一些用户可灵活配置的存储块，因此，使用开发商提供的免费IP核可
发表于 6/25/2010 12:14:58 PM
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基于FPGA的跨时钟域信号处理 ——亚稳态
基于FPGA的跨时钟域信号处理——亚稳态在特权的上篇博文《基于FPGA的跨时钟域信号处理——专用握手信号》中提出了使用专门的握手信号达到异步时钟域数据的可靠传输。列举了一个简单的由请求信号req、数据信号data、应答信号ack组
发表于 6/25/2010 12:11:33 PM
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基于FPGA的跨时钟域信号处理——专用握手信号
在逻辑设计领域，只涉及单个时钟域的设计并不多。尤其对于一些复杂的应用，FPGA往往需要和多个时钟域的信号进行通信。异步时钟域所涉及的两个时钟之间可能存在相位差，也可能没有任何频率关系，即通常所说的不同频不同相。图1是一个跨时钟域的异步通
发表于 6/24/2010 10:48:20 AM
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使用JTAG方式配置EPCS芯片
首先,我要感谢淘宝网友Experienceop，他的执着和提示也让特权同学发现了其实JTAG模式下也可以配置EPCS，这种方式甚至可以一个AS得下载插座。其实和一般的下载方式相比，这种下载方需要先把*.sof文件转成*.jic文件，然
发表于 6/23/2010 3:37:45 PM
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Cyclone II的DDR SDRAM接口实现
在不增加电路板复杂度的情况下要想增强系统性能，改善数据位宽是一个有效的手段。通常来说，可以把系统频率扩大一倍或者把数据I/O管脚增加一倍来实现双倍的数据位宽。这两种方法都是我们不希望用到的，因为它们会增加整个设计系统的复杂度。在总的数据I/O管脚不变的情况
发表于 6/22/2010 1:42:11 PM
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基于FPGA的跨时钟域信号处理——同步设计的重要
发表于 6/21/2010 4:28:31 PM
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case与if…else优化（续）
发表于 6/21/2010 2:52:17 PM
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case与if…else优化
发表于 6/21/2010 2:47:13 PM
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