关于verilog仿真使用#和@的仿真结果不同的研究
最近仿真一段很奇怪的代码，testbench中分别使用#和@，但是输出波形不一致。代码如下；modulejdshfks(inputclk,inputen,inputrst_n,input[3:0]a,outputreg[3:0]b);always@(posedgeclk)beginif(!rst_n)beginb<=4'b0;endelsebeginif(en)b<=a;elseb<=b;endendendm
发表于 2014/6/6 1:29:23
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