Cadence NC_verilog仿真
NC可用于数模混合仿真，即用verilog语言给画的电路图添加输入激励信号，然后查看输出信号，以验证电路是否正确。。首先，nv虽然在cadence里面有集成，但是cedence自带没有verilog的仿真器，因此需要装verilog仿真器，也就是IUS。这里所用的是IUS9.IUS需要破解，破解方法
发表于 4/25/2014 12:52:01 PM
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