第三章 流水灯实验
不管如何，流水灯实验在哪都跑不掉。从本章开始我们实验都将在前章实验的基础上添加新的IP，不再建立新的工程。新建一个文件夹作为本章工程文件夹，复制上一章工程到本章。启动ISE后，启动XPS进行配置。◎添加AXIGPIO，即通用接口IP。◎添加后弹出的对话框中，将IP命名
发表于 1/22/2016 4:35:52 PM
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第二章 DDR3内存测试
我们在使用ISE进行逻辑设计的时候，DDR3测试真是个费脑又伤神的活啊。然而，我们在MB系统中添加一个DDR3存储控制器，并对mis603上的DDR3进行测试，就显得非常轻松了。言归正传，我们来进行DDR3MCB的添加，并完成后续操作。◎打开ISE14.7,新建MB_Demo，选择对应器件。◎
发表于 1/21/2016 11:03:22 AM
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第一章 走进Helloword，搭建第一个SOC系统
Microblaze（MB）的开发包含硬件和软件部分：硬件部分主要是搭建个SOC硬核系统，在XilinxPlatformStudio（XPS）中完成的。软件部分则在Xilinx的SDK中来实现我们所需的功能。下面正式进入Microblaze的学习，让我们先从一个Helloword开始吧。◎打开ISE，新建一个工程，我
发表于 1/21/2016 10:57:10 AM
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MAX10上第一个NIOSII系统
软件使用版本：QuartusII14.1+NiosII14.1EDS硬件平台：MAX10很长时间没写博客了，最近拿到一个MAX10的小板子，正好项目空闲间，玩玩这个小板子，顺便学学NiosII平台的搭建。很多人说NiosII不值得学，其实我也这样认为的。但是，存在必然
发表于 1/13/2015 9:05:08 PM
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FPGA设计技巧与案例开发详解读书笔记（一）
我不是第一次看CB写的东西，但拿到他的书那一刻，还是觉得好有份量，沉甸甸的厚厚一本。学习FPGA已经15个月了，从CB那一套一套的板子，一篇篇的博客，学到的实在太多了。可以说，这本书正好是给我个机会，让我冷静下来，花花时间总结下这一年多所学的。花了些实际认真看
发表于 10/21/2014 5:35:45 PM
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特殊的分频计数器技巧总结
软件使用版本：QuartusII13.0+Modelsim_Altera10.1d最近一帮朋友忙着找工作，期间面试问了我很多分频计数的题目，当时我傻了。感觉自己学的真是一坨坨。。。反思之后，也查了不少资料。逐渐把这问题解决掉，现简单地总结下。1、奇
发表于 10/9/2014 11:19:45 AM
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浅谈CrazyBingo_VIP_Board的USB68013固件设计
本文只讨论CB的VIP_board2.0固件程序设计，针对FPGA与68013搭建的采用Slavefifo的传输模式发表个人的理解。本文首先对VIP_Board的68013硬件部分进行解析，而后解读下keil环境中的68013固件程序。一、USB68013硬件程序的理解图纸中所采用的是USB的Slave_fifo传输方式。省
发表于 8/15/2014 11:31:50 PM
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利用matlab进行ROM初始化mif文件方法
工具使用版本：QuartusII13.0+Matlab2012d撰写人：Strive_JP关于FPGA中ROM初始化，最近学会了利用matlab强大的数据处理能力来初始化ROM当中的数据。先简单介绍下FPGA内部的RAM。这里为了简单起见，以EP4CE10为例，先来看下资源情况。EP4CE10内部有414Kbits
发表于 7/16/2014 8:05:04 PM
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同步化任意非同源时钟
在许多应用中只将异步时钟信号同步化还是不够的，当系统中有两个或两个以上非同源时钟的时候，数据的建立和保持时间很难得到保证。这时候，可以将所有非同源时钟同步化。在电路中引入一个高频时钟来实现信号的同步化。如下图所示：看到这个图，我当时理解了很长时间。做
发表于 7/5/2014 5:30:18 PM
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Verilog testbench总结
时钟--------------------------------------------------------------------------------parameterClockPeriod=10;initialbeginforeverClock=#(ClockPeriod/2)~Clock;end--------------------------------------------------------------------------------initialbegi
发表于 6/4/2014 7:28:25 PM
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Modelsim-Altera 使用技巧总结（三）
软件使用版本：QuartusII13.0+Modelsim_Altera10.1d工程使用例程：tcd1209+ad9945，verilogHDL设计撰写人：Strive_JP参考资料：《ModelSim高级使用进阶_1_do文件和批处理文件使用_Camp》一、do文件使用在使用技巧总结（一）中提到了，保持波形文件格
发表于 5/29/2014 4:52:34 PM
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Modelsim-Altera 使用技巧总结（二）
软件使用版本：QuartusII13.0+Modelsim_Altera10.1d工程使用例程：tcd1209+ad9945，verilogHDL设计仿真选择：时序仿真撰写人：Strive_JP一、开始前的准备:时序仿真即后仿真，是利用SDF文件对原有设计进行时序标注之后，再进行仿真。时序仿真可以反映
发表于 5/28/2014 1:36:45 PM
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Modelsim-Altera 使用技巧总结(一)
软件使用版本：QuartusII13.0+Modelsim_Altera10.1d工程使用例程：同步FIFO一、功能仿真（前仿真）的一般性方法对于Modelsim的使用，用的最多的还是功能仿真。这里对同步FIFO进行仿真分析，来说明Modelsim如何进行一般性的功能仿真方法。1、将工程中用到的.v文件拷贝到
发表于 5/26/2014 4:40:13 PM
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时序图神器----Timedesigner
如何画出美观、大方的时序图，从接触FPGA开始，相信很多人都考虑过。用VISIO、用绘图工具，No，那不方便加丑爆了。今天推荐一款专业绘制时序图的神器------Timedesigner。1、首先从网上下载一款Timedesiner软件，鄙人用的是TimingDesigner9.103。网上有，找不到再留言给
发表于 4/16/2014 10:30:09 PM
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DDR SDRAM标注
DDRSDRAM（DualdaterateSDRSM）又简称DDR，翻译成中文就是“双倍速率SDRAM”的意思。三星(Samsung)、现代(Hynix)、英飞凌(Infineon)、美光(Micron)、勤茂(TwinMOS)、南亚(NANYA)、华邦(Winbond)和茂矽(MOSEL)*********************************************************
发表于 4/15/2014 8:24:07 PM
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