FPGA实战演练逻辑篇5：USB与并口
发表于 1/28/2016 9:24:31 PM
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FPGA实战演练逻辑篇4：Verilog与VHDL
发表于 1/28/2016 9:23:31 PM
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FPGA实战演练逻辑篇3：FPGA与CPLD
发表于 1/28/2016 9:22:39 PM
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FPGA实战演练逻辑篇2：FPGA与ASIC
发表于 1/28/2016 9:21:36 PM
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FPGA实战演练逻辑篇1：FPGA是什么
发表于 1/28/2016 9:19:55 PM
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FPGA-VIP视频工程开发连载三——VGA SVGA 720p 1080p多分辨率显示驱动
发表于 1/28/2016 9:15:31 PM
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FPGA-VIP视频工程开发连载2——NAND FLASH读写操作
发表于 1/28/2016 9:13:31 PM
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FPGA-VIP视频工程开发连载1——DDR2控制器
发表于 1/28/2016 9:11:28 PM
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【嵌入式】VGA接口时序约束-下
VGA接口时序约束-下SF-VGA模块购买地址：http://myfpga.taobao.com/如此这般约束之后，我们可以重新编译一下系统，然后看看约束结果，我们拿到一条setup时间的分析报告。如图所示，数据路径的分析没有啥问题，我
发表于 5/31/2013 5:31:45 PM
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【嵌入式】VGA接口时序约束-中
VGA接口时序约束-中SF-VGA模块购买地址：http://myfpga.taobao.com/好，有了这些信息，我们可以分析一下这个接口的时序要求，然后对其进行约束。这个输出的信号，其实是很典型的源同步接口，它的时钟和数据都是
发表于 5/30/2013 6:58:46 AM
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【嵌入式】VGA接口时序约束-上
VGA接口时序约束-上SF-VGA模块购买地址：http://myfpga.taobao.com/SF-VGA模块板载VGA显示器DA转换驱动芯片AVD7123，FPGA通过OUPLLN连接器驱动ADV7123芯片产生供给VGA显示器的色彩以及同步信号。SF-CY3核心模块
发表于 5/29/2013 7:56:31 PM
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HDL代码书写规范
HDL代码书写规范虽然没有“国际标准”级别的Verilog或VHDL代码书写规范可供参考，但是相信每一个稍微规范点的做FPGA/CPLD设计的公司都会为自己的团队制定一套供参考的代码书写规范。毕竟一个团队中，大家的
发表于 8/14/2012 8:11:48 PM
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工程移植还看模块划分
工程移植还看模块划分越是接触客户越是对“客户的需求是五花八门的”这句话感触良深。两年来没少花心血作出了一系列我们所谓的“标准品”，多少也还是获得了一些在我们这个行业里称之为“系
发表于 2/24/2012 3:34:37 PM
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软硬协同，各司其职
软硬协同，各司其职最近在搜寻一些视频压缩方面的方案，注意到了一些早已不是秘密的秘密。对于一个嵌入式应用，无论是简单的架构还是复杂庞大的系统，从一个FPGA设计者的角度放眼望去：那不过都是一堆逻辑而已。哈哈，
发表于 11/30/2011 12:58:29 PM
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源同步信号跨时钟域采集的两种方法
源同步信号跨时钟域采集的两种方法对于数据采集接收的一方而言，所谓源同步信号，即传输待接收的数据和时钟信号均由发送方产生。FPGA应用中，常常需要产生一些源同步接口信号传输给外设芯片，这对FPGA内部产生时
发表于 9/22/2011 3:28:33 PM
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