FPGA设计中的门控时钟和使能时钟
门控时钟Verilog示例代码：inputwr_n;//写使能信号，低有效inputcs_n;//片选信号，低有效input[7:0]db;//输入数据总线outputdb_r;&nb
发表于 5/29/2010 5:23:50 PM
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基于Altera Quartus II的模块化设计应用
和ISE不一样，QuartusII代码的模块化视图并不是你把子模块例化到顶层模块以后就能马上在工程代码窗口看到一个清晰的层次图。而是必须在你编译后才能够看到层次化的视图。我在这里列举一个串口通信（实验10）的实例：&n
发表于 5/29/2010 5:21:39 PM
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电阻搭建的256色VGA方案测试
发表于 5/28/2010 3:13:40 PM
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CPLD学习板调试ING
发表于 5/28/2010 2:56:15 PM
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BJ-VGA03 液晶控制模块
发表于 5/28/2010 2:16:44 PM
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MCU与液晶控制模块通讯仿真
做一个CPLD液晶控制模块，其中CPLD与MCU的通信协议如下：x_cnt[1..640]：ADDR[9..0]VGA显示行坐标//对应SRAM的ADDR[9..0]y_cnt[1..480]：ADDR[8..0]&nbs
发表于 5/27/2010 8:50:08 PM
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BJ-QVSC01液晶控制板
相关PDF下载：5一、控制板主要特性◆操作指令简单易用，具有通用的接口通信协议◆实时读写控制器驱动液晶显示◆提供单片机C语言和汇编语言模板（详细注释），加速产品开发◆与单片机通信高可靠性◆可以作为单片机外部扩展RAM方式读写控制器，提高系统运行速度◆免
发表于 5/27/2010 8:46:59 PM
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漫谈xilinx FPGA 配置电路
这里要谈的时xilinx的spartan-3系列FPGA的配置电路。当然了，其它系列的FPGA配置电路都是大同小异的，读者可以类推，重点参考官方提供的datasheet，毕竟那才是最权威的资料。这里特权同学只是结合自己的理解，用通俗的语言作一点描述。所谓典型，这里
发表于 5/27/2010 8:33:18 PM
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Xilinx FPGA开发板空PCB
手头上有不少闲置的FPGA开发板空PCB，板子上主芯片是XilinxSpartan3PQ208封装的xc3s200/xc3s400(这两颗FPGA芯片管脚完全兼容)。板载电路有：xc3s200/xc3s400；主时钟50MHz；FPGA配置ROM；FPGA下载JTAG电路；两个
发表于 5/27/2010 8:30:39 PM
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FPGA/CPLD设计中的逻辑复制
逻辑复制时一种通过增加面积而改善时序条件的优化手段。逻辑复制最常使用的场合时调整信号的扇出。如果某个信号需要驱动后级很多单元，换句话说，也就是其扇出非常大，那么为了增加这个信号的驱动能力，就必须插入很多级Buffer，这样就在一定程度上增加了这个信号的路径
发表于 5/26/2010 8:28:34 PM
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CPLD+SRAM+MCU+LCD 项目小结
这两天起早摸黑两个人的力量总算把这个项目搞定了，其实主要做的就是我的CPLD这一块，这都是第三周末了，算是实实在在的第一个自己的项目吧。该好好总结总结了，这两天调试的过程让自己成长了许多。还是想写点什么把自己的感
发表于 5/26/2010 8:26:35 PM
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不同的verilog代码风格看RTL视图之三
我们来做一个4选一的Mux的实验，首先是利用if…else语句来做，如下。（由输入xsel来选择输出的路数xin0,xin1,xin2,xin3其一，输出yout）Ex3:inputclk;inputxin0,xin1,xin2,xin3;input[1:0]xsel;outputyout;regyoutr;always@(
发表于 5/26/2010 8:25:46 PM
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不同的verilog代码风格看RTL视图之二
这次要说明的一个问题是我在做一个480*320液晶驱动的过程中遇到的，先看一个简单的对比，然后再讨论不迟。这个程序是在我的液晶驱动设计中提取出来的。假设是x_cnt不断的增加，8bit的x_cnt加一个周期回到0后，y_cnt加1，如此循环，本意是要让下面的do
发表于 5/26/2010 2:33:30 PM
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不同的verilog代码风格看RTL视图之一
刚开始玩CPLD/FPGA开发板的时候使用的一块基于EPM240T100的板子，alter的这块芯片虽说功耗小体积小，但是资源还是很小的，你写点稍微复杂的程序，如果不注意codingstyle，很容易就溢出了。当时做一个三位数的解码基本就让我苦死了，对codingstyle的重要性也算是有一个比
发表于 5/26/2010 2:30:11 PM
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基于FPGA的SDRAM设计——模块化设计思路
题记：基于FPGA的SDRAM设计是个大题，以后多篇日志将会涉及到这个主题，今天先从总体上把握SDRAM的FPGA设计思想，也即介绍模块化的设计思路，以后还会具体深入的配合verilog源代码来展开介绍。（为了保持文章的原创性，本文的介绍文字均由特权同学根据自己的理解和认识
发表于 5/26/2010 2:23:54 PM
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