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功能安全之“理会和践行”
前言：年底了，对于”搞不了艺术、所以搞技术“的工程师来说，喜爱活动方式似乎只有滑雪了。在滑雪场的魔毯（即上行的电动传送带）上，由于速度很慢且总急停，所以胡思乱想了一下，似乎将功能安全的原理与实际中事件相
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sram之timequest
以前写verilog代码的时候，基本没有添加过约束，从现在开始，要好好的学习约束，因为是使用的是quartus，而quartus的时序分析和约束工具是timequest。先要计划下要进行哪些约束1、时钟约束：这个系统是在50M时钟作用下，所以需要对这个时钟进行约束。2、输入延迟约束：
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FPGA驱动sram
准备把de2-115上面的存储器外设都给驱动一下，首先就先从简单的sram开始。Sram的驱动比较简单，和FPGA内部的ram差不多，只不过不是由时钟来控制读写，而是由控制信号来控制读写，读写都很快，基本上一个时钟就可以读取和写入数据，当然这时钟不能太快，不能超过芯片规定
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从0开始学Zedboard（5）前四章答疑总结
我很好奇，是不是我的博文写的太简单，貌似到目前为止很多人看，从没有一个留言？大家都有尝试下么？在尝试的过程中都没有问题么？如果是我的博文写的有问题也请大家提出来，我好改进。欢迎留言提问讨论。
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Nios II CPU的接口信号
针对Altera的NiosII处理器，我们不管Avalon总线的关系，单单考虑CPU的接口信号，考虑没有指令缓存，数据缓存，没有MMU/MPU，没有硬件乘法器触发器和自定义的指令单元，那么，最基本的NiosII处理器有哪些信号呢？clk,时
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OpenMSP430 on Xilinx XC6LX16
以前曾经在AlteraFPGA上使用OpenCore上面的OpenMSP430，成功运行了一些测试程序。最近闲来无事，正好手头有一个Spartan6的xc6lx16的FPGA，也把OpenMSP430搞上去跑一下吧。配置如下，时钟50MHz，单板晶振提供，指
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Nios II CPU体系分析
很多人喜欢学一个东西能够尽快上手，但是当你熟悉了工具的使用和它基本的设计概念之后，如果想要深入SOC/SOPC系统，有必要从最最基本的地方开始，深挖细节和底层，才能面对Altera的“类Unix”风格的API知其然，知其所以然。
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nios2之lcd软件设计
之前已经把nios2的硬件设计给搞定了，剩下就进行软件设计就行了。在刚刚建立的工程，选择nios2SBT。。现在开发nios2软件已经用NIOS2SBT了，不在用以前的IDE了。弹出的框中选择软件的路径，这里就选择建立的工程木。就弹出软件界面了。。。和一般的IDE软件看着没啥区别。
