Vivado如何创建用户IP核
在Zynq开发过程中，不可避免的需要创建用户自己的IP，这篇文档图文介绍了如何一步步创建用户IP，并连接到我们的系统中。
发表于 5/19/2018 4:45:50 PM
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matlab一些常用函数总结
在雷达信号处理中，有些函数经常被用到，现做个总结，留个标记。 fix朝零方向取整，如fix(-1.3)=-1; fix(1.3)=1;如：N = fix(fs*Timewidth/2)*2; %有效信号采样点数 ...
发表于 5/6/2017 8:59:01 PM
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【STM32最强F7探索大冒险】STM32Cube的使用
STM32Cube是ST公司提供给开发人员的一款性能强大的免费开发工具，它能让开发人员快捷的在STM32平台上进行开发和应用。STM32Cube主要由两个部分组成： 1、图形配置工具S...
发表于 12/30/2016 3:27:20 PM
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Zedboard 学习笔记之《Vivado Logic Analyzer的使用》
接着上篇，Zedboard 学习笔记之《创建ZYNQ处理器设计和Logic Analyzer的使用》，导出到SDK后，自动启动了SDK， 新建一个应用工程，工程名为Zynq_Design， 选择工程模板-Peripheral...
发表于 12/28/2016 5:38:10 PM
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Zedboard 学习笔记之《创建ZYNQ处理器设计和Logic Analyzer的使用》
我们的目的是创建一个Zynq Soc处理器设计，并用Logic Analyzer来调试我们感兴趣的信号。首先，打开Vivado，创建一个工程。 添加这几个IP核， 点击Run Connection A...
发表于 12/27/2016 6:01:09 PM
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Zedboard 学习笔记之《ZYNQ中断的学习》
由于ZYNQ芯片内部有ARM处理器，那么必然具有到中断资源。我们在学习嵌入式时，中断总是很重要但是很复杂的东西，那么现在来回顾一下当中断来临时的处理过程：-中断待处理。 -处理器停止执行当前的线程。 ...
发表于 12/27/2016 3:39:16 PM
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[原创]mif文件简单便捷的生成方法
mif（memory initialization file）用来配置RAM或ROM中的数据，在FPGA设计中很常用到，那么mif文件的生成方法有哪些呢？下面将介绍mif文件简单便捷的生成方法。 方法一，对于数据量很...
发表于 12/26/2016 3:51:20 PM
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FPGA的DDR2 SDRAM IP核的使用
DDR2SDRAM作为高速大容量存储器件，非常普遍的应用在我们的工程中。在FPGA外挂DDR2SDRAM，如果我们直接编写驱动逻辑，是非常麻烦而且耗时的事情，但是Altera在开发环境中给我们提供了这样的IP核，大大简化了我们的开发
发表于 12/26/2016 2:20:25 PM
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【原创】Allegro SI 高速信号完整性仿真连载之三（附详细流程）
前面两节对Allegro SI信号仿真的各项条件进行了介绍，下面将结合具体例子来说明如何来仿真。如图所示一个预布局好的PCB，以下将对PCB中一对差分信号进行仿真， 首先必须进行阻抗控制，器件模型分配，前面已经...
发表于 12/26/2016 1:49:59 PM
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【原创】Allegro SI 高速信号完整性仿真连载之二（附详细流程）
Allegro SI 高速信号完整性仿真连载之二（附详细流程） 高速PCB设计的流程为： 传统的PCB设计流程如下图所示：而引入的Allegro PCB SI仿真工具后的设计流程改进为： 原理图输入： 编制元件表、建立连线网...
发表于 12/26/2016 12:19:00 PM
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【原创】Allegro SI 高速信号完整性仿真连载之一（附详细流程）
先来熟悉几个概念： 信号完整性是指信号在信号线上的质量。信号具有良好的信号完整性是指当在需要的时候，具有所必需达到的电压电平数值。差的信号完整性不是由某一因素导致的，而是由板级设计中多种因素共同引起的。特别是在高速电路中，所...
发表于 12/26/2016 11:51:14 AM
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【原创】CCS5.5的详细使用方法
最近有个FPGA+DSP架构的项目，安装了DSP的开发环境CCS，这里介绍下CCS的使用方法。说明：开发TMS320C6678，建议使用CCS5.0以上版本，以下介绍基于CCS5.5。一、软件安装1、建议默认安装方式，路径可以根据实际情况自行设定。2、安装
发表于 12/26/2016 9:58:35 AM
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DDR2的PCB布线设计
在现代高速数字电路设计中，DDR2是非常常见的高速缓存器件。DDR2的工作频率很高，PCB布线设计的好坏直接影响到硬件电路能否正常工作或运行多快的速度。本文将针对DDR2的PCB布线进行讨论。&nbs
发表于 12/23/2016 5:36:30 PM
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FPGA与DDR2的硬件连接注意事项
在群里看到有人问起FPGA与DDR2的硬件连接的问题，结合我自己的设计经验，这里以Altera的FPGA为例，简单介绍一下设计方法，抛砖引玉。 Altera的低端的FPGA一般不支持接DDR3的，而高端的FPGA...
发表于 12/23/2016 4:15:00 PM
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如何用 Cir 文件进行PSPice 仿真
最近在仿真AD603的电路时，发现官网只提供AD603的Cir模型文件，而这个文件是不能直接用Pspice进行使用的。下面将通过详细的步骤介绍如何使用Cir文件来进行仿真。 首先，用Cadence的附件程序Model Ed...
发表于 12/22/2016 5:29:51 PM
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