ADF4360控制频率输出程序
#includefloatfOUT=1750;intfREF=10;intfPFD=200;intR="50";intNCounter="0";intPCounter="8";intBCounter="0";intACounter="0";intN2=0;intN1=0;intN0=0;intbindata[8]={0,0,0,0,0,0,0,0};voidInitSystemCloc
发表于 6/27/2012 4:45:19 PM
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数字锁相环
锁相环是能够跟踪输入信号相位的闭环自动控制系统。它在无线电技术的各个领域得到非常广泛的应用。随着数字技术的发展,相应地出现了各种数字锁相环。由于数字锁相环避免了模拟锁相环存在的温度漂移和易受电压变化影响等缺陷,因而在数字信号传输的载波同步、位同步
发表于 6/27/2012 3:25:19 PM
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模拟锁相环
锁相环其作用是使得电路上的时钟和某一外部时钟的相位同步。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电
发表于 6/27/2012 3:18:07 PM
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锁相环噪声问题
通常情况下，锁相环频率合成器的带内相位噪声主要取决于频率合成器，相对来说VCO的贡献很小。锁相环对VCO的输入噪声具有低通特性，对VCO本身的噪声具有高通特性，这是一对矛盾。因为要抑制输入噪声，环路带宽希望越窄越好；要抑制VCO本身的噪声，希望环路带宽越宽越好。
发表于 6/27/2012 3:08:10 PM
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结合ADI产品对锁相环问题说明
频率指标：可以工作在低于最小的射频输入信号频率上，条件是RF信号的SlewRate满足要求。例如，ADF4106数据手册规定最小射频输入信号500MHz，功率为-10dBm，这相应于峰峰值为200mV，slewrate=314V/us。如果您的输入信号频率低于500MHz，但功率满足要求，并且slewra
发表于 6/7/2012 3:54:18 PM
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三阶锁相环
ADI公司在锁相环方面的产品很多，现在先介绍一下三界锁相环。数字PLL，就是指应用于数字系统的PLL，也就是说数字PLL中的各个模块都是以数字器件来实现的，是一个数字的电路。数字锁相环的优点是电路最简单有效,可采用没有压控的晶振,降低了成本,提高
发表于 6/7/2012 3:49:14 PM
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AD9851程序—控制字
entityddsis--generic(mul_32:std_logic_vector(31downto0):="10101011110011000111011100010001");Port(clk:inSTD_LOGIC;--系统时钟--reset:instd_logic;--channel:instd_logic_vector(1downto0);--输入频率值切换分别为：一般，输入最小值，输入步进
发表于 6/6/2012 9:25:45 PM
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AD9851程序—DDS
;==================定义DDS控制数据的存放地址========DDS_DATA0DATA40HDDS_DATA1DATA41HDDS_DATA2DATA42HDDS_DATA3DATA43HDDS_DATA4DATA44H;===================================================;==============送数据到DDS芯片(串行控制方式)==========SEND_D
发表于 6/6/2012 9:23:21 PM
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AD9850控制字实现
AD9850在DSP环境下的控制字程序实现：********************************************/voiddds_reset(void);//DDS主复位程序voiddds_serialmode(void);//DDS串行方式设置voiddds_set(void);//DDS设置数据发送voidfre2word(void);//DDS控制字计算voidfreupdata(void
发表于 5/17/2012 9:32:23 PM
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AD9850介绍及应用
AD9850是AD公司生产的最高时钟为125MHz、采用先进的CMOS技术的直接频率合成器，主要由可编程DDS系统、高性能模数变换器（DAC）和高速比较器3部分构成，能实现全数字编程控制的频率合成。内含可编程DDS系统和高速比较器，可实现全数字编程控制的频率合成。可编程DDS系统
发表于 5/17/2012 9:25:57 PM
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PLL数字锁定
PLL锁定指示分为模拟锁定指示和数字锁定指示两种：鉴相器和电荷泵原理图数字锁定指示：当PFD的输入端连续检测到相位误差小于15ns的次数为3(5)次，那么PLL就会给出数字锁定指示。数字锁定指示的工作频率范围：通常为5kHz~50MHz。在更低的PFD频率上，漏电流会触发锁定指示
发表于 5/11/2012 10:17:04 AM
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ADI锁相环问题总结
因为有源滤波器因为采用放大器而引入噪声，所以有源滤波器的PLL产生的频率的相位噪声性能会比采用无源滤波器的PLL输出差。因此在设计中ADI公司的环路滤波器一般都会选择选用无源滤波器。在无源滤波器中，三阶无源滤波器是最常用的一种结构。PLL频率合成器的电荷泵
发表于 5/11/2012 10:14:22 AM
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ADI公司锁相环杂散问题
锁相环中最常见的杂散信号就是参考杂散。有用信号频率从而降低接收机的灵敏度。锁相环中参考源、R分频器、滤波器、压控振荡器、分频器等部分都会产生噪声，相应的就会引入杂散，并且通过环路的传递最终成为输出信号的一部分，但是这其中最大的两个噪声源为输入噪
发表于 4/24/2012 8:59:02 AM
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锁相环锁定时间问题
锁相环从一个指定频率跳变到另一个指定频率（在给定的频率误差范围内）所用的时间就是锁定时间。频率跳变的步长取决于PLL频率合成器工作在限定的系统频带上所能达到的最大的频率跳变能力。例如，GSM-900，频率步长最大为45MHz，而GSM-1800为95MHz。容许的频率误差
发表于 4/24/2012 8:57:02 AM
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ADI公司锁相环时序及频率问题
在使用锁相环相对应的芯片时，我们应该先检测时序图，ADI的所有锁相环产品控制接口均为三线串行控制接口。但是要注意一点是：LE的上升沿应跟Clock的上升沿对齐，而非Clock的下降沿。上图是错误的，下图则是正确的。控制接口由时钟CLOCK，数据DATA，加载使能
发表于 4/24/2012 8:55:21 AM
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