FPGA中D触发器时间
在FPGA中，边沿检测电路中，都用的是时钟上升沿。满足触发器的建立与保持时间吗？
always@（posedge clk）
begin
b<=a；
c<=b；
end
assign d=！b&c；...
发表于 9/18/2016 1:35:01 PM
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FPGA问题
1）在ise中编程如果是case语句，如果状态机是从0-8，那么定义状态机位数定义为6位时，即便用了default语句，让其跳转到状态0，还是会出现问题，用逻辑分析仪观测时会出现被优化的现象。但是不明白为什么。
2）在处理模块时，镖旗...
发表于 8/3/2016 9:47:02 AM
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慢时钟域采集快时钟域信号，如何解决信号丢失问题
http://blog.chinaaet.com/crazybird/p/5100017025
发表于 4/20/2016 11:08:31 AM
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vivado 如何生成烧录文件
N25Q03_datasheet.pdf
Vivado安装、生成bit文件及烧录FPGA的简要流程.pdf
原来用spande 系列，用的flash为m25p40 ，在vivado中不支持这个芯片
发表于 4/18/2016 10:40:22 AM
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vivado仿真时出现问题
当用ISIM进行仿真时，报错，
[USF-XSim 62] 'compile' step failed with error(s) while executing 'C:/Users/liuxiaoyu/Desktop/madi/pr...
发表于 4/18/2016 9:56:27 AM
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