例说LED史无前例Verilog HDL结构体模块设计
我知道很多人肯定会说我闲的没事干。。。。相反我是从很多工程中慢慢积累出来的模块，每一个代码精挑细琢，为了完美的结构，便于任何一个工程的移植。虽然一个小小的LED一点也不起眼，不过重点不在这，重点是Verilog的结构体模块设计，便于任何项目的移植。
发表于 2/26/2013 9:03:57 PM
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算了，那么多人问我VGA，我还是满世界免费发放吧，那么懒
时序：http://tinyvga.com/vga-timingVerilog设计：vga_desin->vga_display->vga_driver层层递归（1）顶层不说了，你懂的（2）vga_diaplay:读取行列值，给颜色就可以，发挥你的想象力/*******所有代码仅在lcd_display改写即可******///LCDVGA接口都一
发表于 3/13/2011 2:11:59 PM
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时序逻辑、组合逻辑，我不再怕你了
学FPGA也这么久了，会了VHDL，那时候没有时序逻辑、组合逻辑的概念；之后又会了Verilog，一开始还是没有理解时序逻辑、组合逻辑，做东西的时候，发现总是有缺陷。曾经有次因为4.3inchLCD遇到过郁闷的问题，像素点用时序逻辑和组合逻辑都可以，但是不知道到底用什么；再
发表于 8/19/2010 11:17:40 AM
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神奇的硬件秒速边沿检测技术
吃晚饭，看特权哥的logic_analysis，突然看到了一点，不理解，那是什么表达方式啊，云里and雾里……为什么要那样触发三次，我知道那是三个触发器，dff，但是不知道为什么要这样做，下面的assign，也不理解，晕乎乎群里，碰到了两高手，让我醍醐灌顶，茅塞顿
发表于 8/18/2010 11:34:44 AM
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时序逻辑__滞后一个像素
最近又重新拿起了VGA，因为需要要把像素点绝对的精确，因此……在显示汉字的时候，很郁闷很郁闷的问题，怎么老是在最左边显示了汉字最右边的一列呢？？？怎么都想不通，郁闷……程序如下：很郁闷，明明是对的，可是为什么是错的呢？？崩溃，怎
发表于 8/17/2010 2:59:29 PM
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SystemVerilog 2005 语法
发表于 8/10/2010 2:57:36 PM
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[VHDL+Verilog]良好的代码编写风格（二十五条）
发表于 7/29/2010 10:04:42 AM
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