【原创】慢时钟域对快时钟域脉冲信号的采集
首先来看一幅时序图，如图1所示。快时钟域clka中有脉冲信号dina，如果慢时钟域clkb中直接对脉冲信号dina进行采样，将无法正确采集到该脉冲。图1 直接跨时钟域采样脉冲信号一般情况下，对于慢时钟域过渡到快时钟域，可以采用边沿检测技术...
发表于 2016/4/19 下午6:39:55
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【原创】“参数化”的编码器
发表于 2016/1/24 下午7:20:57
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【原创】基于FPGA的异步FIFO验证
发表于 2016/1/16 下午8:27:25
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【原创】基于FPGA的异步FIFO设计
发表于 2016/1/16 下午6:35:07
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【原创】二进制码转格雷码互转换的FPGA设计
发表于 2016/1/14 下午10:15:25
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【原创】关于vivado几个参数的设置
发表于 2015/11/29 下午12:05:33
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【原创】一个完整的vivado工程搭建
发表于 2015/11/23 上午1:54:47
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【原创】基于两种模式下的同步FIFO设计
所谓FIFO就是先进先出的意思，通俗的说，就像数据从一个管道的一端进去而从管道的另一端输出。FIFO是一个没有地址端口的存储器，它依靠内部写指针（指定写数据的位置）和读指针（指定读数据的位置）来进行数据的存储或读取。FIFO有同步FIFO和异步FIFO之分。它们的区别是
发表于 2015/11/14 下午4:49:15
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【原创】AXI4 LITE接口模板
记一记，写一写，就不怕忘了；同时还能帮到别人一点点，是多么快乐的一件事~~~/****************************Copyright************************************ ...
发表于 2015/11/10 下午9:50:52
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【原创】在FPGA中使用for循环一定浪费资源吗？
发表于 2015/11/9 上午1:06:38
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【原创】VGA显示640*480真彩色图像时FPGA存储资源不够用怎么办？
本博文主要介绍VGA显示图像存储资源不够用时可采取的解决方案。
发表于 2015/10/27 上午7:46:20
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【原创】在verilog中调用VHDL模块
发表于 2015/10/20 下午10:59:31
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