【Vivado】利用JTAG AXI IP加快AXI总线IP核调试进程
利用JTAGAXIIP加快AXI总线IP核调试进程今晚测试一下好久不能用的LiveWriter，貌似可以用了！最近真是不错，各种顺利……JTAGAXIIP的实验已经做完，今天有点晚了，先上一下结果，内容后面会跟上。Vivado对应的tcl指令为：create_hw_axi_txnwr_txn_lite1[get_hw_axishw_ax
发表于 2014/12/12 23:37:46
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【Vivado】封装IP时如何手动指定顶层端口、参数等
封装IP时如何手动指定顶层端口、参数等前言cuter在《Vivado赛季心得与感受》一文中曾提及IP封装时有可能碰到该问题——“比如，Vivado不够‘智能’，有时候挑选的top module是错误的。然后去解决这些错误，你就会有收获，有成...
发表于 2014/11/8 23:32:59
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Vivado赛季心得与感受
Vivado赛季心得与感受 第一部分：把这一阶段所有博文分类整理一下，顺便谈一些自己的感受。 1、首先是基础 正所谓：合抱之木，生于毫末；九层之台，起于累土，想要用好一款开发工具，必须掌握各种常用的基本操作、流程。打好了基础，后面就会走得轻...
发表于 2014/9/30 23:51:42
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Vivado下创建基于AXI-Lite的用户IP核
Vivado下创建基于AXI-Lite的用户IP核本文是为一位网友所写，据说网上Vivado下自定义IP核的资料很难找~本文主要讲述了在Vivado下创建AXI-Lite型IP核的流程。最近问IP问题的人略多……Vivado为设计人员提供了很多IP核，但不可能完全满足我们的所有设计需求，在设计过程中
发表于 2014/9/11 0:44:48
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【答网友问】Vivado IP核剖析
Vivado IP核剖析正像我之前所说的，较XPS的IP核而言，Vivado IP核在创建、打包、使用等各方面都更加简单便捷，同样的Vivado IP核抛弃了以往复杂的IP核文件组织模式，仅使用一个component.xml文件对IP核进行...
发表于 2014/9/9 23:32:10
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【一书一贴】嵌入式系统软硬件协同设计 读后感
嵌入式系统软硬件协同设计读后感1、前言首先，感谢ChinaAET的“闲置资源交易中心”，该中心用于闲置开发板、书等资源的交换或购买，有兴趣的朋友可以关注一下。《嵌入式系统软硬件协同设计实战指南—基于XilinxZYNQ》一书是网友“北极熊”无偿提供，这里表示感谢。我在
发表于 2014/9/9 21:28:40
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[上海站]Xilinx All Programmable系统设计研讨会
2014XilinxAllProgrammable系统设计研讨会9.4，上海大华锦绣假日酒店，Xilinx、E-elements、Avent，AllProgrammable系统设计研讨会。这次研讨会是免费的，虽然是免费的，但质量不差，听了老师的课，做了一些交流，听了一些提问，感觉还是收获颇多的，培训心得再说
发表于 2014/9/6 22:57:13
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vivado逻辑分析仪的使用
vivado逻辑分析仪的使用 前言： 一直在犹豫要不要把这篇半成品放上来，使用vivado逻辑分析仪时，刚开始的体验还是很愉快的，最近就一直出问题：在XP系统下，Hardware Manager的向导跑不动，处于循环等待的状态，这可能是电脑...
发表于 2014/8/27 21:50:27
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【原创】Vivado HLS初体验
Vivado HLS初体验 1、前言 该笔记主要是Vivado HLS开发流程的学习心得，掌握HLS开发的全流程：从工程创建到算法仿真到综合再到设计实现，由于截图较多，暂时只写到前两部分。 2、目标 1）熟悉Vivado HLS GUI的...
发表于 2014/8/1 0:44:12
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【原创】Vivado Tcl你用过吗？ ——Tcl实现GUI个性化
Vivado Tcl你用过吗？ ——Tcl实现GUI个性化 摘要：本文是采用Tcl脚本，利用Vivado提供的GUI定制接口，将自主命令按钮添加至Vivado工具栏，一键搞定zynq
ps内核的添加。 1、引言 从之前对Vivado...
发表于 2014/7/28 0:35:13
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【原创】Vivado设计实战 ——等精度频率计(原理篇)
Vivado设计实战 ——等精度频率计(原理篇) 本篇主要是理论分析，以数字电路的知识为主，涉及一点简单的数学，小白文，大神们请×掉本网页，一笑而过。 1 引 言 传统的数字频率测量方法有脉冲计数法和周期测频法，但这两种方法分别适合测量...
发表于 2014/7/27 0:43:53
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基于Vivado的嵌入式开发 ——PS+PL实践
基于Vivado的嵌入式开发——PS走起硬件平台：ZedBoard开发工具：Vivado 2014.21、规划废话不多说，依然是流水灯，这次是采用PS+PL实现。功能依旧简单，目标是为了学习IP核的添加方式、熟悉嵌入式系统设计界面、熟悉Vi...
发表于 2014/7/23 19:01:20
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【再话ZedBoard】利用EMIO连接UART至PL
前两天在Xilinx技术小组回答了一个网友的提问，涉及到EMIO的使用问题，他还没有给反馈，所以干脆自己试一试，做下笔记，算是完善了EMIO的使用方法——之前已经写过一篇和EMIO相关的文章，但侧重于GPIO的使用；这次是利用EMIO将AR...
发表于 2013/3/24 18:23:20
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【再话FPGA】赛灵思携3D IC迎战Altera
据新电子报道，赛灵思(Xilinx)将以三维芯片(3DIC)技术优势，迎战竞争对手Altera的先进制程新攻势。Altera日前宣布将借力英特尔(Intel)14纳米(nm)三闸极电晶体(Tri-gateTransistor)制程生产更先进的现场可编程闸阵列(FPGA)方案，引发外界对赛灵思在先进制程世代的竞争力
发表于 2013/3/21 18:13:49
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