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FPGA 何去何从（三）
继续一本正经的胡说八道FPGA的下轮爆发很可能离不开systemverilog，至少前期的点火起步阶段有sv的主要参与。为什么是sv？，sv有什么特别之处吗？sv验证方面的东西我就不说了，一是我对验证不熟悉，二来sv已经在验证界证明自己的地...
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FPGA 何去何从（二）
胡思乱想第二篇现在FPGA开发的瓶颈在哪呢，又怎么破呢曾经看过一篇文章说verilog是的可控能力范围是1W门，就是说verilog设计规模超过1w门的话，就比较难把控了，当然这个1w只是个模糊的数，像是开车最好不要超过时速120公里，一天...
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FPGA 何去何从（一）
文章只是鄙人的胡思乱想，莫当真！FPGA发展30年，现在也到了关键时间点！首先说说腾讯FPGA云。腾讯FPGA云发布是直接促成我写这篇博文的主要原因，免得以后被说只是事后诸葛亮。其实现在我也只是知道个大概，腾讯怎么做，面向什么客户，什么业务...
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Verilog实现PMM信号输出
PWM信号，全称为脉冲宽度调制（Pulse Width Modulation, PWM）信号，顾名思义，该信号是占空比可调的信号，常常应用于呼吸灯、电机调速等场合，关于PWM详细的介绍请自行查阅网络资料。本文将利用一个实例程序...
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数字集成电路与系统设计的寒假作业
现在已经进入寒假阶段了，各位学生朋友们应该都已经回家或者在回家的路上了。也有少量的同学们还可能留在学校准备一些类似于“美国数学建模大赛”之类的竞赛事宜。总的来说放假是好事，辛苦了一个学期，应该抽时间放松放松。不过对于大学老师来说，放假只是变...
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Verilog仲裁器，”极简主义“，看看我需要多少行代码
用途：仲裁器，优先级仲裁，非轮询仲裁，用于多路选择仲裁，DDR，AXI，AVALON这些，addr地址自动跳跃到下一个empty的通道。1、可综合2、自定义路数，数量无边界3、几乎没人敢这么写......
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NIOS中寄存器映射
我的开发环境：Quartus II 13.1 (64-Bit) + Nios II 13.1 Software Build Tools for Eclipse设计的初忠是利用Nios接收uart数据，然后通过寄存器的方式映射给逻辑，实现对...
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FPGA中ALTLVDS_TX核外部pll模式调试【连载5 】
我的开发环境：quartus13.1lvds连载4博文中，使用的是lvds核调用PLL的方式，这样一组lvds发送端口需要一个PLL，比较浪费资源。其实在使用ALTLVDS核时，还可以使用External PLL（外部pll），使用外部pl...
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合理使用JTAG和IMPACT帮助你调试FPGA不能启动的问题
本来想着把GTX后面两篇博文找时间写了，但是最近实在是忙，一直在搭图像处理的AXI框架和整FPGA-DSP双平台的板子，下面先和大家分享一下调试心得。最近调试一块新的Artix7板子，遇到了一个很奇怪的问题，问题是FPGA使用JTAG口能把...
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转 详细解析FPGA与STM32的SPI通信（二）
【主题】：详细解析FPGA与STM32的SPI通信（二） 【作者】：LinCoding【时间】：2016.11.26【声明】：转载、引用，请注明出处 本篇文章承接——详细解析FPGA与STM32的SPI通信（一），真是内容有点多...
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转 详细解析FPGA与STM32的SPI通信（一）
【主题】：详细解析FPGA与STM32的SPI通信（一）【作者】：LinCoding【时间】：2016.11.26【声明】：转载、引用，请注明出处 昨天把SPI彻底的又搞了一遍，感觉之前学STM32时学的SPI只是皮毛，这次学习F...
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转 详细解析基于FPGA的IIC程序
主题】：详细解析基于FPGA的IIC程序【作者】：LinCoding【时间】：2016.12.04【声明】：转载、引用，请注明出处 今天把IIC搞定了，IIC可以说是太重要了，很多IC都是IIC协议驱动的，IIC就是两根线一根SCL，一根S...
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【原创】FPGA/CPLD设计开发的标准流程
【主题】：FPGA/CPLD设计开发的标准流程【作者】：LinCoding【时间】：2016.12.29【声明】：转载、引用，请注明出处 总结自《Altera FPGA/CPLD设计 基础篇》第二版。FPGA/C...
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转 FPGA 内部双口块RAM 读写实现
FPGA 内部块RAM 的读时序如下图： 可知，块RAM的读延时为两个时钟周期。FPGA 内部块RAM 的写时序如下图： 可知，块RAM 的写延时为0，但是RAM 中的内容是在写的下一个时钟改变。在ISE下实现对FPGA内部块RAM 的...
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转 AC701板子的ADV7511的HDMI输出测试
第一次拿到开发板，看了板子上有HDMI输出，所以第一个想办法点亮HDMI的输出数据。参考网上的《VESA Monitor Timing Standard》，该实例中是参考1024*768@60Hz，时钟为65MHz的时序标准设计。 ...
