最新博文

0
推荐
286
阅读

【硬核】FPGA进阶之路( 二) 如何将Xilinx SRIO控制器自环

最近在解决板内FPGA的SRIO与DSP的SRIO通信问题,在不确定自己的SRIO是否正常时,可以采用自环的方式进行验证。 自环有两种,一种是外部打环,一种是内部打环。l 外部打环:适用于易于飞线或者TR对接的系统(例如光纤连接的SRIO ...
0
推荐
453
阅读

用xilinx vivado HLS 实现c代码到Verilog语言转换

用xilinx vivado HLS 实现c代码到Verilog语言转换 是什么级别的 是门级的还是行为级别的 ?
0
推荐
885
阅读

vivado中从零添加时钟约束

vivado中如何从零调试添加时序约束?首先需要一个综合过的design,如果仅仅只是elabroate是不行的。然后gui中打开这个设计,reset_timing确保没有ip的约束进来,将timing 约束复位到0。然后report_cl...
0
推荐
1529
阅读

xilinx vivado 烧录microblaze

xilinx官方告知microblaze启动是 直接用 vivado 的associate elf 选择elf文件,但是如果你的工程文件要求在ddr中运行,你就傻了。毕竟可怜的bram,是支持不了多少功能。尤其是函数大神,一个工程连...
0
推荐
633
阅读

vivado中的propagated clock

P: Propagated G: Generated V: Virtual I: Inverted...
0
推荐
956
阅读

基于 FPAG xilinx vivado 仿真模式介绍

基于 FPAG xilinx vivado 仿真模式介绍
0
推荐
2064
阅读

基于FPGA vivado 17.2 的数字钟设计

基于FPGA vivado 17.2 的数字钟设计
0
推荐
947
阅读

Vivado 开发环境简介及设计流程

Vivado 开发环境简介及设计流程
0
推荐
1646
阅读

Vivadoz中block memory Generator的使用方法

关于单端口RAM的使用笔记
0
推荐
1727
阅读

Vivado中IP的使用方法

Vivado中IP的使用方法。
1
推荐
1219
阅读

Vivado外部时钟输入问题

在使用basys3进行摄像头配置的时候出现了如下问题,最后经上网查阅资料最后得以解决,出现这个问题的原因是,遇到上面的问题是因为我们将外部输入的一个时钟管脚 OV7670_PCLK(摄像头输出给FPGA的像素时钟)分配到了一个普通的...
0
推荐
929
阅读

Vivado中各个目标(object)的含义与区别

在Vivado中ports、pins、cells的区别。
0
推荐
1132
阅读

Vivado入门与提高学习记录 第一讲

Vivado设计流程及使用模式
0
推荐
1255
阅读

vivado使用modelsim仿真细节考虑

至于modelsim路径设置大家都是知道的。关键compiled library localtion设定路径问题。我开始一直以为是仿真的临时目录,后来才知道是xilinx预先编译的仿真库文件所在位置。所以必须先执行仿真库预编译方式。
0
推荐
1562
阅读

奔跑吧,ZYNQ-7000

基于ZYNQ-7000的开源项目