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Zedboard 学习笔记之《MIO的使用》

ZYNQ7020芯片有54 个MIO(multiuse I/O),分布在Bank0和Bank1,与PS直接相连。 Zedboard开发板上MIO7驱动一颗LED,本文就介绍MIO7驱动LED的详细过程。 ...
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Zedboard 学习笔记之《建立交叉编译环境》

早在2012年就获得了一块Zedboard开发板,当时由于面临毕业,没有很多时间去琢磨这块板子,那么趁现在有点时间,就拿出来玩玩,记录下学习的过程。 ...
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Vivado基础学习之三:SystemGenerator

利用SystemGenerator创建IP,在Vivadao工程中调用
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Vivado基础学习之三:IP核

使用vivado自带IP和创建IP
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Vivado基础学习之三:仿真

利用Vivado自带仿真器仿真程序
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Vivado基础学习之二:逻辑开发具体流程

利用Vivado创建工程,以分频为例,了解Vivado在逻辑编程的流程,熟悉软件的操作。
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Vivado基础学习之一:开篇

Vivado开篇
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Vivado中综合实现和出bit文件

接上一节的把IP搭建成原理图,这节说下综合实现和出bit文件。各Block都搭建完成后,选中这个bd右键,Generate Output Products主要是把IP参数和连接信息update到project中,同时也会检查错误。(一般sy...
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Vivado中新建工程或把IP搭建成原理图

上一节说了怎么建自己的IP,下面把自己的设计方案用IP的方式搭建成原理图。新建project选择芯片型号xc7z020clg400-1既然vivado是按照IP原理图来设计的,首先是要添加block直接从IP Catalog中选择想要的IP...
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Vivado中将verilog代码封装成IP

Xilinx的Vivado采用原理图的设计方式,比较直观适合大型项目,我们自己的code都需要封装成user IP。这里主要介绍怎么把多个关联管脚合并成类似bus的大端口第一大部分 选择source文件先新建一个project,把要pack...
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让自己的开发板出现在Vivado工作流程中

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《Xilinx FPGA设计权威指南》实验

从零开始学习zedboard错误:《Xilinx FPGA设计权威指南》实验lab3,进行到自定义AXI LED_IP核时,通过系统自动配置总线端口,出现ASSOCIATED_BUSIF未定义的错误。解决方案:定义时钟口aclk的参数一栏,...
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基于ZC706,ZYNQ学习手记(2):用PL端点亮流水灯

在ZC706的PL端实现流水灯
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基于ZC706,ZYNQ学习手记(1):zynq开发环境搭建

本文主要讲述如何安装VIVADO并加载license,为了防止误删,安装时请关闭杀毒软件!
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vivado 自定义的IP加fifo单元注意点

对于自定义IP没啥好说的。有个问题就是如果自己的IP要用xilinx公司的IP,这个时候特别注意是FIFO这个IP。在左边的simulation的栏目中,展开FIFO的IP,要把GLBR.V这个复位文件选择不要在仿真。否则用vivado仿真...