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静态时序分析基础

目录静态时序分析(SAT)相关参数分析建立和保持时间(数据输出延时)(触发器从时钟有效,数据从输入到达输出的时间)和缓冲延时发射沿(launch edge)与锁存沿(latch edge)数据到达时间(Data Arrival Time)时...
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使用FIFO IP核中的normal mode 和 show-ahead mode解析

调用Altera的FIFO IP核时的注意问题。
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勇敢的芯伴你玩转Altera FPGA连载100:基于LED显示的DA输出驱动实例

勇敢的芯伴你玩转Altera FPGA连载100:基于LED显示的DA输出驱动实例特权同学,版权所有配套例程和更多资料下载链接:http://pan.baidu.com/s/1i5LMUUD DA芯片概述 DA芯片DAC5...
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数字电路中的分布式算法(Distributed Arithmetic,DA)

分布式算法(Distributed Arithmetic,DA)是一种专门针对乘加运算而优化的运算方法。与传统算法相比,分布式算法可以极大地减少硬件电路规模,很容易实现流水线处理,提高电路的执行速度。而这正是很多数字系统所极力追求的目标,正所谓“鱼与熊掌有的时候也可以兼得也!”。
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勇敢的芯伴你玩转Altera FPGA连载99:基于UART控制的VGA多模式显示

‍勇敢的芯伴你玩转Altera FPGA连载99:基于UART控制的VGA多模式显示 特权同学,版权所有 配套例程和更多资料下载链接: http://pan.baidu.com/s/1i5LMUUD 功能简介 ...
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勇敢的芯伴你玩转Altera FPGA连载98:基于UART收发的RTC读写

勇敢的芯伴你玩转Altera FPGA连载98:基于UART收发的RTC读写特权同学,版权所有配套例程和更多资料下载链接:http://pan.baidu.com/s/1i5LMUUD 功能简介 如图10.43所示,本实例...
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勇敢的芯伴你玩转Altera FPGA连载97:基于UART发送的RTC读取

勇敢的芯伴你玩转Altera FPGA连载97:基于UART发送的RTC读取特权同学,版权所有配套例程和更多资料下载链接:http://pan.baidu.com/s/1i5LMUUD 功能简介 如图10.38所示,本实例...
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DVB-T2 调制器FPGA设计文档

根据EN302755v111标准,使用FPGA实现DVB-T2发送的基带处理部分。该产品也可以作为一个独立的DVB-T2调制器FPGA IP core 使用。
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DVB-S2 调制器FPGA设计方案

根据EN302307v121标准,实现DVB-S2发送的基带处理部分。该产品也可以作为一个独立的DVB-S2调制器FPGA IP core 使用。
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DVB-S 调制器FPGA设计方案

EN300421v010102标准,实现DVB-S发送的基带处理部分。该产品也可以作为一个独立的DVB-S调制器FPGA IP core 使用。
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勇敢的芯伴你玩转Altera FPGA连载96:基于数码管显示的RTC读取

勇敢的芯伴你玩转Altera FPGA连载96:基于数码管显示的RTC读取特权同学,版权所有配套例程和更多资料下载链接:http://pan.baidu.com/s/1i5LMUUD RTC芯片解析本实例使用的RTC实时时钟芯片是型号为P...
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勇敢的芯伴你玩转Altera FPGA连载94:倒车雷达实例

勇敢的芯伴你玩转Altera FPGA连载94:倒车雷达实例特权同学,版权所有配套例程和更多资料下载链接:http://pan.baidu.com/s/1i5LMUUD 倒车雷达应用背景如图10.24所示,倒车雷达的主要作用是在倒车时,利...
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altera Transceiver Toolkit 设计参考

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【转】FPGA时序优化的几种方法

衡量FPGA设计的两个重要指标是吞吐率和延迟。 吞吐率:指系统每一个时钟周期内能够处理的数据数量,为了获得更高的吞吐率就需要减少组合逻辑延迟,在组合逻辑中间插入寄存器,也就是流水线设计。 延迟:指数据从输入系统到输出系统总共需要的时间,为了获得更短的延迟,可以减少组合逻辑延迟,或者删减路径上的寄存器,第二种方法显然不利于系统获得更好的性能。
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明德扬至简设计法--verilog综合器和仿真器

Verilg是硬件描述语言,顾名思义,就是用代码的形式描述硬件的功能。而我们最终是要在电路上实现该功能的。当Verilog描述出硬件功能后,我们需要综合器对Verilog代码进行解释,将代码转化成实际的电路来表示,最终实际的电路,我们称之为...