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聊一聊FPGA中的除法器的设计(VerilogHDL篇)

其实除法器并不是什么新鲜玩意了,网上关于除法器的博文也多了去了,也有好几种设计方法。有的挺实用,有的应用范围很有限,很难应用于大规模的程序设计中。今天要介绍的也表示什么高级算法,网上之前也有很多人讨论过了,不过基本上都是抄来抄去,有的里面甚至还存在错误,有的只是跑了遍功能仿真,提供的程序也存在较多的错误或者不合理的地方。其实,我也没干什么事,只是把前人的结果总结整理了一遍,把相关的程序规范了一下,
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又被盗版……

查资料最悲催的是什么?查来查去发现有用的东西都是自己以前写的。比查到自己以前写的东西的
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至芯昭哥带你学FPGA之FPGA_100天之旅_锁相环

FPGA_100天之旅_锁相环.pdf
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至芯昭哥带你学FPGA之FPGA_100天之旅_任意分频器

至芯昭哥带你学FPGA之FPGA_100天之旅_任意分频器
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至芯昭哥带你学FPGA之FPGA_100天之旅_边沿检测

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高级FPGA设计——第五章:复位电路

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高级FPGA设计——第四章:跨时钟域问题

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利用TCL脚本(do文件)管理仿真流程简明教程(一)ActiveHDL RTL仿真篇

如本篇博文的标题所示,今天要聊的是高级一点的内容:利用TCL脚本(do文件)管理ActiveHDL RTL仿真流程。标题中的(一)表示,后续可能还会继续发布关于ActiveHDL 另外两种仿真流程的TCL脚本控制方法以及Modelsim软件的相关内容。
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至芯昭哥带你学FPGA之FPGA_100天之旅_按键消抖

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高级FPGA设计——第三章:功耗结构设计

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DDR扫盲——关于prefetch与Burst的深入讨论

首先,简单介绍一下Prefetch技术。所谓prefetch,就是预加载,这是DDR时代提出的技术。在SDR中,并没有这一技术,所以其每一个cell的存储容量等于DQ的宽度(芯片数据IO位宽)。【关于什么是cell(存储单元,可以去看一下,我之前的博文:http://blog.chinaaet.com/justlxy/p/5100051913 )】 进入DDR时代之后,就有了prefetch技术,
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高级FPGA设计——第二章:面积结构设计

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认识FPGA触发器的亚稳态

边沿型触发器的输出有两个稳定状态: 高电平或者低电平。为保证可靠操作, 必须要满足触发器的时序要求,也就是我们熟知的建立时间和保持时间。如果输入信号违反了触发器的时序要求, 那么触发器的输出信号就有可能会出现非法状态---亚稳态。亚稳态是一种不稳定状态,在一定时间后, 最终返回到两个稳定状态之一。
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1.9、Diamond文件类型介绍

Diamond文件类型介绍
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至芯昭哥 带你学FPGA之FPGA_100天之旅_简单状态机

至芯昭哥 带你学FPGA之FPGA_100天之旅_简单状态机