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NVMe控制器之队列管理
队列管理模块是整个NVMe Host控制器的核心模块，该模块实现了提交队列与完成队列的管理，多队列请求的仲裁判决等功能。队列管理模块中含有数据选择单元、SQ、CQ、和仲裁器等模块。其中Admin SQ与IO SQ的内部结构一致，包含状态机、...
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NVMe控制器之指令控制设计
指令控制模块由一个指令信息缓存， 一个指令组装状态机和一个 ID 池组成。 指令信息缓存中存放着由系统控制模块写入的待处理指令信息； 指令组装状态机获取缓存的指令信息， 将其组装成提交队列条目写入提交队列中； ID 池则用于存放可使用的指令...
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NVME控制器架构设计
NVMe 控制模块负责实现用户请求事务与 NVMe 事务的转换、 NVMe 命令提交与完成机制、 PRP 寻址机制。 在 NoP 逻辑加速引擎中， 用户通过配置系统控制模块的相关寄存器来发送 DMA 或队列管理请求， NVMe 控制...
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NVMe IP over PCIe4.0：摆脱XDMA，实现超高速！
1 基于PCIe4.0，兼容PCIe3.0等 开发基于PCIe3.0的NVMe Host IP已多年了，一些公司提出目前PCIe4.0已普遍，能不能提供基于PCIe4.0的NVMe IP。虽然NVMe IP不区分PCIe版本，但是...
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高速存储传输系统之数据缓存控制器设计1
数据缓存控制器主要实现了对大量突发数据的缓存、AXI4接口与AXI4-Stream接口之间的转换和NVMe命令的生成等功能。
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基于FPGA的NVMe over PCIe逻辑加速引擎之PCIe加速模块设计（下）
TLP读处理设计对于存储器读请求 TLP， 使用 Non-Posted 方式传输， 即在接收到读请求后， 不仅要进行处理， 还需要通过 axis_cc 总线返回 CplD， 这一过程由读处理模块执行， 读处理模块的结构如图2 所示。
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基于FPGA的NVMe over PCIe逻辑加速引擎之PCIe加速模块设计（中）
PCIe 应答模块设计 应答模块的具体任务是接收来自 PCIe 链路上的设备的 TLP 请求， 并响应请求。由于基于 PCIe 协议的 NVMe 数据传输只使用 PCIe 协议的存储器读请求 TLP 和存储器写请求 TLP， 应答模块分别...
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基于FPGA的NVMe over PCIe逻辑加速引擎之PCIe加速模块设计（上）
PCIe 加速模块总体设计PCIe 加速模块负责处理 PCIe 事务层， 并将其与 NVMe 功能和 AXI 接口直接绑定。
PCIe 加速模块不仅承担了 TLP 与其它接口信号的转换功能， 也是降低传输延迟、增加吞吐量的核心部件。
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基于FPGA的NVMe over PCIe逻辑加速引擎设计
该IP主要解决一些应用场合既需要满足对特定对象的大数据实时高速采集， 也需要满足对多路临床数据的收集的难点。 本IP具备通用性强，性能优越，且具备易集成和 易操作的优势。
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FPGA做深度学习能走多远？
今天给大侠带来在FPAG技术交流群里平时讨论的问题答疑合集（十四），以后还会多推出本系列，话不多说，上货。FPGA技术交流群目前已有十多个群，QQ和微信均覆盖，有需要的大侠可以进群，一起交流学习，共同进步。欢迎加入FPGA技术微信交流群14...
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写 Verilog 如何做到心中有电路？
今天给大侠带来在FPAG技术交流群里平时讨论的问题答疑合集（十三），以后还会多推出本系列，话不多说，上货。FPGA技术交流群目前已有十多个群，QQ和微信均覆盖，有需要的大侠可以进群，一起交流学习，共同进步。欢迎加入FPGA技术微信交流群14...
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怎么样提高verilog代码编写水平？
今天给大侠带来在FPAG技术交流群里平时讨论的问题答疑合集（十二），以后还会多推出本系列，话不多说，上货。FPGA技术交流群目前已有十多个群，QQ和微信均覆盖，有需要的大侠可以进群，一起交流学习，共同进步。欢迎加入FPGA技术微信交流群14...
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FPGA Verilog HDL代码如何debug？
今天给大侠带来在FPAG技术交流群里平时讨论的问题答疑合集（十一），以后还会多推出本系列，话不多说，上货。FPGA技术交流群目前已有十多个群，QQ和微信均覆盖，有需要的大侠可以进群，一起交流学习，共同进步。欢迎加入FPGA技术微信交流群14...
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FPGA算法工程师、逻辑工程师、原型验证工程师有什么区别？
今天给大侠带来在FPAG技术交流群里平时讨论的问题答疑合集（十），以后还会多推出本系列，话不多说，上货。FPGA技术交流群目前已有十多个群，QQ和微信均覆盖，有需要的大侠可以进群，一起交流学习，共同进步。欢迎加入FPGA技术微信交流群14群...
