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高级FPGA设计——第三章:功耗结构设计

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DDR扫盲——关于prefetch与Burst的深入讨论

首先,简单介绍一下Prefetch技术。所谓prefetch,就是预加载,这是DDR时代提出的技术。在SDR中,并没有这一技术,所以其每一个cell的存储容量等于DQ的宽度(芯片数据IO位宽)。【关于什么是cell(存储单元,可以去看一下,我之前的博文:http://blog.chinaaet.com/justlxy/p/5100051913 )】 进入DDR时代之后,就有了prefetch技术,
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高级FPGA设计——第二章:面积结构设计

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【转】认识FPGA触发器的亚稳态

边沿型触发器的输出有两个稳定状态: 高电平或者低电平。为保证可靠操作, 必须要满足触发器的时序要求,也就是我们熟知的建立时间和保持时间。如果输入信号违反了触发器的时序要求, 那么触发器的输出信号就有可能会出现非法状态---亚稳态。亚稳态是一种不稳定状态,在一定时间后, 最终返回到两个稳定状态之一。
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1.9、Diamond文件类型介绍

Diamond文件类型介绍
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至芯昭哥 带你学FPGA之FPGA_100天之旅_简单状态机

至芯昭哥 带你学FPGA之FPGA_100天之旅_简单状态机
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多端口(大于8)RAM设计

在写《一种神经网络的FPGA实现》前写下这篇,做一个技术铺垫,免得思维曲线太陡。
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至芯昭哥 带你学FPGA之FPGA_100天之旅之流水灯

至芯昭哥 带你学FPGA之FPGA_100天之旅之流水灯
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DDR3中的ODT动态模式详解

首先举一个例子: 早期的DDR(注:DDR2开始支持ODT功能),当向内存写入数据时,如果只有一条内存,那么这条内存就自己进行信号的终结,终结电阻等效为150Ω。如果为两条内存,那么他们会交错的进行信号的 终结。第一个模组工作时,第二个模组进行终结操作,等第二个模组工作时,第一个模组进行终结操作,但等效电阻为75Ω。当有三条内存的时候,三条会交替进 行信号终结,但等效电阻为50Ω。对于省略终端电阻
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DDR3中的ODT同步模式详解

昨天简单介绍了一下DDR3的ODT的作用,今天来详细聊一聊ODT的几种操作模式,首先是ODT的同步操作模式,这也时使用最多,最常用的模式。http://blog.chinaaet.com/justlxy/p/5100051969
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特权同学AT7 Xilinx USB3.0+LVDS+ FPGA开发板介绍

板子配套的所有资料(文档、例程、Vivado软件),已经更新的最新的资料都会放置在百度公共网盘中供免费下载:http://pan.baidu.com/s/1kUKzt5P 板子配套的所有资料(文档、例程、Vivado软件),已经更...
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【转】DDR3中的Write_leveling

1)为了更好的提高信号完整性,DDR3存储模块采用了fly-by的拓扑结构。该拓扑应用于地址、控制、时钟线。Fly-by拓扑能有效减少stub的长度,但是较长的走线带来了CK-CK#与DQS-DQS#间的时延(由于CK-CK#的飞行时间,其...
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聊一聊DDR3中的ODT

ODT(On-Die Termination),是从DDR2 SDRAM时代开始新增的功能。其允许用户通过读写MR1寄存器,来控制DDR3 SDRAM中内部的终端电阻的连接或者断开。在DDR3 SDRAM中,ODT功能主要应用于: ·DQ, DQS, DQS# and DM for x4 configuration ·DQ, DQS, DQS#, DM, TDQS and TDQS# for X
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DDR3 SDRAM Package Pinout Description

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静态时序分析(STA)中典型路径总结

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