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基于 FPAG xilinx vivado 仿真模式介绍

基于 FPAG xilinx vivado 仿真模式介绍
luhui
发表于 2018/1/24 11:06:23 评论（8）
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勇敢的芯伴你玩转Altera FPGA连载43：基于仿真的第一个工程实例之Verilog语法检查

勇敢的芯伴你玩转Altera FPGA连载43：基于仿真的第一个工程实例之Verilog语法检查特权同学，版权所有配套例程和更多资料下载链接：http://pan.baidu.com/s/1i5LMUUD 为了验证一下设计...
特权同学
发表于 2018/1/22 21:16:26 评论（2）
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勇敢的芯伴你玩转Altera FPGA连载42：基于仿真的第一个工程实例之Verilog源码文件编辑

勇敢的芯伴你玩转Altera FPGA连载42：基于仿真的第一个工程实例之Verilog源码文件编辑特权同学，版权所有配套例程和更多资料下载链接：http://pan.baidu.com/s/1i5LMUUD 我们接着在该...
特权同学
发表于 2018/1/21 22:02:33 评论（0）
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systemverilog小贴士

使用sv做设计一年多了，本文给出一些verilog没有的，systemverilog新引入的，实用的功能，这些功能都是我经常用到的。
吴明
发表于 2018/1/21 18:37:34 评论（2）
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Lattice Diamond的PMI原语使用简明教程

PMI (Parameterized Module Instantiation) ，即参数模块实例化，是一种便捷的例化Lattice标准Module的方式。从功能实现角度来说，PMI能够实现的，IPexpress（或者Clarity）都能够实现；从使用的角度来说，例化PMI模块，和我们平时例化其他的模块，几乎没有任何区别。
Felix
发表于 2018/1/19 9:40:10 评论（1）
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明德扬fpga公开课系列视频，长期更新！！

1.腾讯课堂第一课-fpga设计法SPI接口设计2.腾讯课堂第二课-SCCB接口、AD采集接口设计3.如何读懂别人的代码4.算法的verilog实现-FIR滤波器的设计实现5.FPGA原码补码运算_fpga学习6.基于FPGA小数的加减法实...
mdykj33
发表于 2018/1/17 16:07:15 评论（2）
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勇敢的芯伴你玩转Altera FPGA连载41：基于仿真的第一个工程实例之Verilog源码文件创建

勇敢的芯伴你玩转Altera FPGA连载41：基于仿真的第一个工程实例之Verilog源码文件创建特权同学，版权所有配套例程和更多资料下载链接：http://pan.baidu.com/s/1i5LMUUD 下面我们就来创建工程顶层文件，...
特权同学
发表于 2018/1/17 10:13:02 评论（0）
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勇敢的芯伴你玩转Altera FPGA连载40：基于仿真的第一个工程实例之新建工程

勇敢的芯伴你玩转Altera FPGA连载40：基于仿真的第一个工程实例之新建工程特权同学，版权所有配套例程和更多资料下载链接：http://pan.baidu.com/s/1i5LMUUD 双击电脑桌面上的“Quartus II 13.1...
特权同学
发表于 2018/1/15 18:38:28 评论（0）
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基于FPGA的视频/图像编解码

hello，everbody，我建了一个QQ群，专门用来讨论在FPGA上实现图像、视频编解码的各种算法的，感兴趣的来加群啊
逸江南
发表于 2018/1/13 14:31:15 评论（3）
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Lattice Video Frame Buffer IP调试笔记

最近几天在Lattice的EVDK开发板上验证调试了Video Frame Buffer的IP，期间遇到一些问题，在大牛的帮助下，终于解决了，今天来分析总结一下。
Felix
发表于 2018/1/12 15:15:28 评论（0）
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勇敢的芯伴你玩转Altera FPGA连载39：Verilog代码风格之提升系统性能的代码风格

勇敢的芯伴你玩转Altera FPGA连载39：Verilog代码风格之提升系统性能的代码风格特权同学，版权所有配套例程和更多资料下载链接：http://pan.baidu.com/s/1i5LMUUD 下面要列举的代码示例是...
特权同学
发表于 2018/1/9 19:38:47 评论（0）
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一个关于Diamond中的Reveal如何选用参考时钟的问题

最近在调试DDR3的时候遇到一个奇怪的问题，经过一段时间的排查定位，最后发现是Reveal引起的，下面来简单地总结一下。
Felix
发表于 2018/1/9 9:40:39 评论（0）
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勇敢的芯伴你玩转Altera FPGA连载38：：Verilog代码风格之双向管脚的控制代码

勇敢的芯伴你玩转Altera FPGA连载38：：Verilog代码风格之双向管脚的控制代码特权同学，版权所有配套例程和更多资料下载链接：http://pan.baidu.com/s/1i5LMUUD 对于单向的管脚，输入信号或者输出信号，...
特权同学
发表于 2018/1/8 21:10:11 评论（0）
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勇敢的芯伴你玩转Altera FPGA连载37：Verilog代码风格之同步以及时钟的设计原则

勇敢的芯伴你玩转Altera FPGA连载37：Verilog代码风格之同步以及时钟的设计原则特权同学，版权所有配套例程和更多资料下载链接：http://pan.baidu.com/s/1i5LMUUD 有了前面的铺垫，大家应该明白了寄存器...
特权同学
发表于 2018/1/4 18:35:51 评论（0）
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【转】SerDes扫盲

FPGA发展到今天，SerDes(Serializer-Deserializer)基本上是标配了。从PCI到PCI Express, 从ATA到SATA，从并行ADC接口到JESD204, 从RIO到Serial RIO,…等等，都是在借助SerDes来提高性能。SerDes是非常复杂的数模混合设计，用户手册的内容只是描述了森林里面的一棵小树,并不能够解释SerDes是怎么工作的。SerDes怎么
Felix
发表于 2018/1/4 17:22:24 评论（2）
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