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vivado约束文件报错

'set_property' expects at least one object报XDC里面的set_property找不到正确的object,这个在vivado后续版本中都显示为警告,一般都是处于object的port名大小写问题。X...
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Zedboard 学习笔记之《Vivado Logic Analyzer的使用》

接着上篇,Zedboard 学习笔记之《创建ZYNQ处理器设计和Logic Analyzer的使用》,导出到SDK后,自动启动了SDK, 新建一个应用工程,工程名为Zynq_Design, 选择工程模板-Peripheral...
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Zedboard 学习笔记之《VGA的驱动显示以及逻辑分析仪的使用》

Zedboard的接口框图如下: 挂在PL侧的模块有HDMI、VGA、OLED等,下面将详细介绍在Zedboard上驱动VGA的过程,开发环境为Vivado 2016.2。Zedboard是通过权电阻网络来搭...
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Vivado调试经历

这个AET账号建立已经有4年多了,但是一直没有写博客,主要可能是没有好的意识和精力吧。这2天把一个项目完成了,在使用vivado进行硬件调试时候发现很多问题,跟大家分享一下。 首先介绍下项目,项目是做一个自主知识产权的无线通...
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Zedboard 学习笔记之《EMIO的使用》

Zynq7020有两种GPIO,一种是上一篇讲的MIO,它是属于PS端的;另一种就是EMIO,属于PL端,有64bit,这种在操作时,需要分配引脚约束。Zedboard上有8bit的LED,通过EMIO来驱动。下面就来讲讲EMIO驱动LED的详细过程。注意这里还是采用
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Zedboard 学习笔记之《MIO的使用》

ZYNQ7020芯片有54 个MIO(multiuse I/O),分布在Bank0和Bank1,与PS直接相连。 Zedboard开发板上MIO7驱动一颗LED,本文就介绍MIO7驱动LED的详细过程。 ...
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Zedboard 学习笔记之《建立交叉编译环境》

早在2012年就获得了一块Zedboard开发板,当时由于面临毕业,没有很多时间去琢磨这块板子,那么趁现在有点时间,就拿出来玩玩,记录下学习的过程。 ...
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Vivado基础学习之三:SystemGenerator

利用SystemGenerator创建IP,在Vivadao工程中调用
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Vivado基础学习之三:IP核

使用vivado自带IP和创建IP
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Vivado基础学习之三:仿真

利用Vivado自带仿真器仿真程序
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Vivado基础学习之二:逻辑开发具体流程

利用Vivado创建工程,以分频为例,了解Vivado在逻辑编程的流程,熟悉软件的操作。
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Vivado基础学习之一:开篇

Vivado开篇
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Vivado中综合实现和出bit文件

接上一节的把IP搭建成原理图,这节说下综合实现和出bit文件。各Block都搭建完成后,选中这个bd右键,Generate Output Products主要是把IP参数和连接信息update到project中,同时也会检查错误。(一般sy...
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Vivado中新建工程或把IP搭建成原理图

上一节说了怎么建自己的IP,下面把自己的设计方案用IP的方式搭建成原理图。新建project选择芯片型号xc7z020clg400-1既然vivado是按照IP原理图来设计的,首先是要添加block直接从IP Catalog中选择想要的IP...
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Vivado中将verilog代码封装成IP

Xilinx的Vivado采用原理图的设计方式,比较直观适合大型项目,我们自己的code都需要封装成user IP。这里主要介绍怎么把多个关联管脚合并成类似bus的大端口第一大部分 选择source文件先新建一个project,把要pack...