最新博文

0
推荐
5113
阅读

【原创】博主和你一起学习-----实现你的Vivado的设计,并产生比特流

上一节介绍了HDL设计文件的实现,实现完HDL以后就可以完成你的Vivado设计,并可以产生比特流了,下面我会通过四步详细介绍这个过程的实现。1、在Vivado左侧的导航器,点击产生比特流,如下图,准备实现你的设计。注意:如果在设计实现前系统要求你重新生成设计,点击NO
0
推荐
8042
阅读

【原创】自己设计简单算法,进一步熟悉HLS

设计简单算法,Vivado HLS初体验后续 1、前言: 《Vivado HLS初体验》一文中,使用别人设计的yuv_filter demo文件新建工程,添加了文件,基本掌握了新建工程和算法仿真的流程,由于没有完全按照现有的教程进行学习,所...
0
推荐
3991
阅读

【原创】博主和你一起学习-----创建基于Vivado的HDL设计文件

又是周末了,天气很不错,被文章压得喘不过气来,转换一下思路,写写关于Vivado的HDL设计文件的创建问题。创建HDL文件的目的是为下一步的设计创建环境,主要分成这样四步:1、在源文件窗口,右击上面的子系统设计窗口,并且选择创建输出产品,如下图所示,这将会产生在
1
推荐
18099
阅读

【原创】Vivado HLS初体验

Vivado HLS初体验 1、前言 该笔记主要是Vivado HLS开发流程的学习心得,掌握HLS开发的全流程:从工程创建到算法仿真到综合再到设计实现,由于截图较多,暂时只写到前两部分。 2、目标 1)熟悉Vivado HLS GUI的...
0
推荐
9736
阅读

【原创】Vivado设计实战 ——等精度频率计(完结篇)

Vivado设计实战 ——等精度频率计(设计篇) 硬件平台:ZedBoard 开发工具:Vivado 2014.1 1、PS寄存器功能划分 reg0:控制寄存器0(offset:0x00) Bit 功能 ...
0
推荐
9926
阅读

【原创】Vivado Tcl你用过吗? ——Tcl实现GUI个性化

Vivado Tcl你用过吗? ——Tcl实现GUI个性化 摘要:本文是采用Tcl脚本,利用Vivado提供的GUI定制接口,将自主命令按钮添加至Vivado工具栏,一键搞定zynq ps内核的添加。 1、引言 从之前对Vivado...
0
推荐
14377
阅读

【原创】Vivado设计实战 ——等精度频率计(原理篇)

Vivado设计实战 ——等精度频率计(原理篇) 本篇主要是理论分析,以数字电路的知识为主,涉及一点简单的数学,小白文,大神们请×掉本网页,一笑而过。 1 引 言 传统的数字频率测量方法有脉冲计数法和周期测频法,但这两种方法分别适合测量...
0
推荐
20310
阅读

多图对比:Vivado与ISE开发流程的差异

为了体现Vivado与ISE的开发流程以及性能差异,本文使用了相同的源码、器件,IP核分别用自己软件下的最新版本例化,时钟及管脚约束完全相同。开发流程:建立工程->加入代码->添加IP核->初步综合->添加约束->综合实现附:测试用源
0
推荐
4877
阅读

zybo FPGA 点灯

zybo的资料不多,vivado又是一个全新的设计环境,第一次接触xilinx在这个陌生的领域里,沿着前人的足迹一步步前进,同时也留下一点记号,方便后来的人.zybo拿到后,第一个念头就是用FPGA点灯1.安装好开发环境,据知情人士介绍ISE适合于传统的FPGA,而像
0
推荐
6437
阅读

Vivado设计实战 ——等精度频率计(概述篇)

Vivado设计实战 ——等精度频率计(概述篇) 受台风影响,昨晚开始狂风大作,夜里时不时下雨,睡得不是太好,早上又早早被外面的各种噪音吵醒了,干躺着睡不着,干脆起来写点东西,把接下来要做的小项目规划一下。 关于Vivado的基本使用...
0
推荐
37641
阅读

基于Vivado的嵌入式开发 ——PS+PL实践

基于Vivado的嵌入式开发——PS走起硬件平台:ZedBoard开发工具:Vivado 2014.21、规划废话不多说,依然是流水灯,这次是采用PS+PL实现。功能依旧简单,目标是为了学习IP核的添加方式、熟悉嵌入式系统设计界面、熟悉Vi...
0
推荐
19120
阅读

Vivado轻松实现IP封装

Vivado轻松实现IP封装 1、新建一个测试工程 工程化的设计方法是离不开工程的,第一步往往都是新建工程,后面我会学习去工程化的开发方法,可能会更加高效。 2、利用向导完成IP封装 2.1、启动IP向导 方法为:ToolsàCreate...
0
推荐
14289
阅读

【原创】Vivado HLS是如何快速把C/C++算法导入System Generator模型的

VivadoHLS(highlevelsynthesis)可以直接把现有的C/C++算法转换为RTL,而SystemGenerator则可以把现有的基于Matlab/Simulink模型实现的DSP算法直接转换为RTL,二者的侧重点不同,但是也可以有一定的交集。那二者直接如何不通过VivadoIDE而直接进行互动呢?SystemGenera
0
推荐
47640
阅读

Vivado实现纯逻辑开发——从最简单的开始

Vivado实现纯逻辑开发 ——从最简单的开始 硬件平台:ZedBoard 开发工具:Vivado 2014.2 1. 前言: 1.1. 关于软件的安装 本来不想提这一环节的,因为去官网下载安装包,安装,到...
0
推荐
12625
阅读

【原创】在Vivado中调用ModelSim生成FSM的状态转移图

如果我们已经书写了一段FSM代码,现在想倒过来把它转换成为状态转移图,方便我们直观地检查我们书写的状态对不对(在写论文什么的画图太麻烦的时候,有个自动生成的是多方便啊!),应该怎么弄呢?通过在Vivado中调用ModelSim,可以直接完成这个操作,下面我们就来看看