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FPGA零基础学习之Vivado-UART驱动教程
大侠好，欢迎来到FPGA技术江湖。本系列将带来FPGA的系统性学习，从最基本的数字电路基础开始，最详细操作步骤，最直白的言语描述，手把手的“傻瓜式”讲解，让电子、信息、通信类专业学生、初入职场小白及打算进阶提升的职业开发者都可以有系统性学习...
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Vivado使用进阶：读懂用好Timing Report
本篇是《Vivado使用误区与进阶》系列的最后一章，关于FPGA的时序分析。XDC 约束技巧》系列中讨论了XDC 约束的设置方法、约束思路和一些容易混淆的地方。我们提到过约束是为了设计服务，写入 Vivado®中 的 XDC 实际...
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Tcl 在 Vivado 中的应用
Xilinx © 的新一代设计套件Vivado®相比上一代产品 ISE，在运行速度、算法优化和功能整合等很多方面都有了显著地改进。但是对初学者来说，新的约束语言 XDC 以及脚本语言 Tcl 的引入则成为了快速掌握 Vi...
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用 TCL 定制 Vivado 设计实现流程
今天推出Xilinx已发布的《Vivado使用误区与进阶》系列：用TCL定制Vivado设计实现流程。上一篇《Tcl 在 Vivado 中的应用》介绍了 Tcl 的基本语法以及如何利 用 Tcl 在 Vivado 中定位目标。其实 Tcl ...
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2020 Vivado ISE LDPC Polar Turbo JESD204 MIPI HDMI License
2020 Vivado ISE LDPC Polar Turbo JESD204 MIPI HDMI License永久使用
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【硬核】FPGA进阶之路( 二) 如何将Xilinx SRIO控制器自环
最近在解决板内FPGA的SRIO与DSP的SRIO通信问题，在不确定自己的SRIO是否正常时，可以采用自环的方式进行验证。 自环有两种，一种是外部打环，一种是内部打环。l 外部打环：适用于易于飞线或者TR对接的系统（例如光纤连接的SRIO ...
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用xilinx vivado HLS 实现c代码到Verilog语言转换
用xilinx vivado HLS 实现c代码到Verilog语言转换 是什么级别的 是门级的还是行为级别的 ？
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vivado中从零添加时钟约束
vivado中如何从零调试添加时序约束？首先需要一个综合过的design，如果仅仅只是elabroate是不行的。然后gui中打开这个设计，reset_timing确保没有ip的约束进来，将timing 约束复位到0。然后report_cl...
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xilinx vivado 烧录microblaze
xilinx官方告知microblaze启动是 直接用 vivado 的associate elf 选择elf文件，但是如果你的工程文件要求在ddr中运行，你就傻了。毕竟可怜的bram，是支持不了多少功能。尤其是函数大神，一个工程连...
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vivado中的propagated clock
P: Propagated G: Generated V: Virtual I: Inverted...
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Vivado外部时钟输入问题
在使用basys3进行摄像头配置的时候出现了如下问题，最后经上网查阅资料最后得以解决，出现这个问题的原因是，遇到上面的问题是因为我们将外部输入的一个时钟管脚 OV7670_PCLK(摄像头输出给FPGA的像素时钟)分配到了一个普通的...
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