【红色飓风Nano二代测评】Verilog实现直线插补
既然要用Nano2打造一个数控平台，那么插补就是必不可少的，那么我们就从“插补”开始。首先，任意一条直线都是X和Y分量组成的，而我们的X，Y分量是有两个步进电机控制的。如上图所示，原点O和点A构成直线。想象一下，现在我们的XY平台已经搭建好了。平台的控制端
发表于 4/8/2014 2:18:51 PM
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【红色飓风Nano二代测评】LED测试 + ISim仿真
首先，我想实现一个从左往右的流水灯，并且一直往复下去。上代码：moduleled(inputCLK,inputRSTn,outputreg[7:0]LED);reg[19:0]C0;always@(posedgeCLKornegedgeRSTn)if(!RSTn)beginLED<=8'b0000_0001;C0<=20'h0;endelsebeginif(C0==20'hfffff)beginC0
发表于 4/3/2014 10:50:07 PM
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专业英语学习之无限更新
突然有了一个想法，想把自己看过的一些英文文档，其中觉得有意思的句子，片段，用得多的词汇以博客的形式积累下来，正所谓活到老，学得到老，所以这篇博也将无限的更新下去。说明一下，宋桓公专攻FPGA，也会写写上位机驱动，
发表于 4/3/2014 10:23:45 AM
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【红色飓风Nano二代测评】开启xilinx之旅
玩Altera也快两年了，对于Xilinx一直都在远处观望。话说AET的动作真的很大，入住半年真的是受益非浅。这次，让一直在远处观望的我，踏上了Xilinx之路。很快我买了一个Xilinx下载器，和一本名叫《XilinxFPGA开发实用教程》，下载ISE，为板子的到
发表于 4/1/2014 11:34:32 PM
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『转载』WinDriver开发
最近在搞PCI，FPGA软核部分，目前已经可以被识别了，现在想搞搞上位机，看到一篇关于WinDriver开发的好文章，又忍不住转载了～～转载：http://hi.baidu.com/rocking2807/item/35c3595d076f3f3f32e0a91a&nb
发表于 4/1/2014 3:32:55 PM
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【转载】modelsim se 10.1a 下载与破解
转载一篇文章～～★emouse思·睿博客文章★原创文章转载请注明：http://emouse.cnblogs.com学HDL避免不了的要用到modelsim，遗憾的是至今也没怎么用，昨天下载了modelsim装上了，鼓捣破解鼓捣了一阵子。我是一个软件控，除非是对就器件不
发表于 3/30/2014 7:30:04 PM
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inout仿真终极方案
仿真inout确实是个麻烦事，同一个端口，既要写TestBeach输入激励信号，又要观察输出的响应信号。但是往往，就看到了自己的输入激励，而看不到响应信号，今天就通过一个例子，提出一个简单的仿真方案。首先，建模部分如下：1:moduleinout_test2:
发表于 3/27/2014 10:03:44 AM
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【技术分享】Verilog打造TFT接口1
说明下，我的TFT所用的控制芯片是SSD1289，用纯Verilog驱动，不用nios。首先，必须介绍下SSD1289，我看网上很多资料都是介绍ILI9325的，介绍SSD1289的比较少，我找了好久，找到了一个介绍SSD1289的帖子写不错～～http://forum.eepw.com.cn/thread/209537/4这里在它的基
发表于 2/25/2014 6:04:46 PM
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解读“模块的沟通”
我在写Verilog的时候，经常会用到一种方法（这一种方法是akuei2发明的）为了大家能看懂我的程序我想介绍下这种方法。这种方法的目的就是让模块好好沟通，好好配合～～首先理解下“模块的沟通,至少需要一个周期的延时”（原文中的一句话）是什么意思？这句话的前提是,所
发表于 2/25/2014 4:29:07 PM
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《FPGA那些事儿--TimeQuest静态时序分析》之读后感（中篇）
以下内容是我个人在反复阅读《FPGA那些事儿--TimeQuest静态时序分析》之后的一点理解，所有的截图都是截自原文。写这篇文章的目的有如下几点：1、向akuei2致敬，表明我们大家都很关注他的文章，望再接再厉多出精品，造福我们这些“小白”，嘿嘿。2、发表一些自己的看法
发表于 2/24/2014 11:35:31 AM
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《FPGA那些事儿--TimeQuest静态时序分析》之读后感（上篇）
关注《FPGA那些事儿--TimeQuest静态时序分析》这本笔记也快一年了，虽然之前并不叫这个名字，呵呵。之前就是觉得写的好，但是其中还是有很多不明所以的地方。上周完成了USB通讯之后，对时序有了一些新的认识，以前一直把Verilog当
发表于 2/21/2014 10:50:39 AM
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【技术分享】谈谈verilog例化
昨天在altera的一篇官方文档上看到一段程序，代码如下：1://Top-levelmodule2:moduleTEST_NO(A,B,Clock,Reset,Sel,AddSub,Z,Overflow);3:parametern=16;4:input[n-1:0]A,B;5:inputClock,Reset,Sel,AddSub;6:output[n-1:0]Z;7:outputOverflow;8:regSelR,AddSubR,Overflow
发表于 2/20/2014 9:42:27 AM
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谷歌浏览器修改背景颜色的方法
各位保护好自己的眼睛吧，特别是我们长时间对着电脑的人，更是要注意，让你的浏览器的背景色变的柔和些吧。谷歌浏览器修改背景颜色的方法：C:\Users\AppData\Local\Google\Chrome\UserData\De
发表于 2/16/2014 12:45:53 PM
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Verilog打造除法器驱动数码管（下）
上次讲到了如何利用自制的除法器，来驱动数码管的基本方法，这次让他支持负数显示，并让其“动起来”做一个“倒计时器”。先把模块的层次图贴出来：“除法器模块”不变，源代码在《Verilog打造除法
发表于 1/17/2014 2:31:14 PM
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【技术分享】Verilog打造除法器驱动数码管（上）
记得很久以前，用单片机玩数码管的时候，我们用“%”和“/”将一个长长的数字一一分离出来逐个显示在数码管上。如今已不玩单片机很多年，想用Verilog打造一个数码管接口，用来实时显示一个“较长的”数字。比如前段时间，和一个学长“比赛”看谁用到较少的逻辑先驱动DS1
发表于 1/13/2014 5:57:28 PM
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