Verilog的信号强度学习
现在在cadence中用NC仿真数字电路的时候，遇到了信号强度的问题，就研究了以下。原来verilog中是可以将多个输出接在一起的，但是要为输出指定信号的强度。强度值是用来解决数字电路中不同强度的驱动源之间的赋值冲突。我们知道设计数字电路时候，特别是用MOS管设计时，
发表于 3/23/2015 10:16:52 PM
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