超小型CPU设计（Tiny CPU）完成
承接《超小型CPU设计（Tiny CPU）刍思》，大概一个月前我已经完成TPU设计，并用于实际工程，比我预计的时间要快很多。按套路最终的设计和原版的想法有一般的出入。---------------------------------...
发表于 2018/8/4 8:30:56
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systemverilog小贴士
使用sv做设计一年多了，本文给出一些verilog没有的，systemverilog新引入的，实用的功能，这些功能都是我经常用到的。
发表于 2018/1/21 18:37:34
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FPGA集成 techbench 仿真测试
“集成仿真”是我从软件的“集成测试”那里借取的概念，也可以叫“集成自动化测试”，对应与FPGA开发就是“集成自动化仿真”。
发表于 2017/12/24 15:06:43
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这才是最酷的HSL
时间应该用于核心元素的设计，而不是搭建环境，配置参数，例化模块，写一大堆的 input output end。这些重复的东西浪费了太多精力和时间。
发表于 2017/9/16 17:22:24
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失控----FPGA去中心化设计 <三>
看了莫老师的回复，有必要写一篇来介绍NoC的network实现的方式，也就是第一篇中的箭头连线，虽然很复杂，很难讲清楚。
发表于 2017/5/21 11:54:44
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失控----FPGA去中心化设计
最近在看KK的《失控》，KK的观点刚好切合FPGA目前的发展------去中心化设计。这篇文章就来讲讲去中心化设计。
发表于 2017/5/12 22:13:20
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FPGA 时序描述语言
先明确一下这里所指的“时序”，代表一组信号的逻辑关系，而不是指延时 steptime holdtime这些时序。 想要了解为什么会有这篇文章，请参考《FPGA何去何从》系列，和《FPGA需要怎样的HLS》，这里只关注TDL的实...
发表于 2017/4/12 21:48:59
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Systemverilog下interface的一种用法，突破传统思维。（内有源码）
以前的文章中，我经常提到 sv interface的黑魔法。现在我就来聊一聊，systemverilog区别于hdl，到底可以带来什么样的思路。 从实际应用出发吧（本来本文的代码就是已经应用于实际项目的），设计《一个SPI配置...
发表于 2017/3/26 15:03:05
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FPGA设计思维定式（内有Altera VDMA 代码链接）
看了很多，不管是书籍或是资料，现在的FPGA，verilog讲的东西都严重同质化，所以我写这篇博客的目的只是想表达一下，对于FPGA设计还是存在”十分另类“的看法 这回要拿实实在在的工程代码来说事。本人水平有限凑合着看就好。 ...
发表于 2017/3/13 22:50:49
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FPGA 需要怎样的编程语言来做HLS？
《FPGA 何去何从》中我提到FPGA 更高级别的设计方式，姑且就叫HLSL（High Level Synthesis Language）吧，区别与Xilinx的 HLS。本文我就聊聊什么样的编程语言更合适用来做HLS，C，Pyth...
发表于 2017/2/11 23:04:41
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FPGA 何去何从（四）
“聪明的数据结构配上愚蠢的代码，远比反过来要好得多”---《大教堂与集市》“让我看你的流程图但不让我看表，我会仍然搞不明白。给我看你的表，一般我就不再需要你的流程图了，表能让人一目了然。”---《人月神话》端口port 就是VHDL ver...
发表于 2017/1/31 21:59:55
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FPGA 何去何从（三）
继续一本正经的胡说八道FPGA的下轮爆发很可能离不开systemverilog，至少前期的点火起步阶段有sv的主要参与。为什么是sv？，sv有什么特别之处吗？sv验证方面的东西我就不说了，一是我对验证不熟悉，二来sv已经在验证界证明自己的地...
发表于 2017/1/30 22:22:24
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