超小型CPU设计（Tiny CPU）完成
承接《超小型CPU设计（Tiny CPU）刍思》，大概一个月前我已经完成TPU设计，并用于实际工程，比我预计的时间要快很多。按套路最终的设计和原版的想法有一般的出入。---------------------------------...
发表于 8/4/2018 8:30:56 AM
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systemverilog小贴士
使用sv做设计一年多了，本文给出一些verilog没有的，systemverilog新引入的，实用的功能，这些功能都是我经常用到的。
发表于 1/21/2018 6:37:34 PM
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这才是最酷的HSL
时间应该用于核心元素的设计，而不是搭建环境，配置参数，例化模块，写一大堆的 input output end。这些重复的东西浪费了太多精力和时间。
发表于 9/16/2017 5:22:24 PM
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FPGA 时序描述语言
先明确一下这里所指的“时序”，代表一组信号的逻辑关系，而不是指延时 steptime holdtime这些时序。 想要了解为什么会有这篇文章，请参考《FPGA何去何从》系列，和《FPGA需要怎样的HLS》，这里只关注TDL的实...
发表于 4/12/2017 9:48:59 PM
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Systemverilog下interface的一种用法，突破传统思维。（内有源码）
以前的文章中，我经常提到 sv interface的黑魔法。现在我就来聊一聊，systemverilog区别于hdl，到底可以带来什么样的思路。 从实际应用出发吧（本来本文的代码就是已经应用于实际项目的），设计《一个SPI配置...
发表于 3/26/2017 3:03:05 PM
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FPGA 需要怎样的编程语言来做HLS？
《FPGA 何去何从》中我提到FPGA 更高级别的设计方式，姑且就叫HLSL（High Level Synthesis Language）吧，区别与Xilinx的 HLS。本文我就聊聊什么样的编程语言更合适用来做HLS，C，Pyth...
发表于 2/11/2017 11:04:41 PM
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FPGA 何去何从（四）
“聪明的数据结构配上愚蠢的代码，远比反过来要好得多”---《大教堂与集市》“让我看你的流程图但不让我看表，我会仍然搞不明白。给我看你的表，一般我就不再需要你的流程图了，表能让人一目了然。”---《人月神话》端口port 就是VHDL ver...
发表于 1/31/2017 9:59:55 PM
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FPGA 何去何从（三）
继续一本正经的胡说八道FPGA的下轮爆发很可能离不开systemverilog，至少前期的点火起步阶段有sv的主要参与。为什么是sv？，sv有什么特别之处吗？sv验证方面的东西我就不说了，一是我对验证不熟悉，二来sv已经在验证界证明自己的地...
发表于 1/30/2017 10:22:24 PM
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FPGA 何去何从（二）
胡思乱想第二篇现在FPGA开发的瓶颈在哪呢，又怎么破呢曾经看过一篇文章说verilog是的可控能力范围是1W门，就是说verilog设计规模超过1w门的话，就比较难把控了，当然这个1w只是个模糊的数，像是开车最好不要超过时速120公里，一天...
发表于 1/29/2017 10:07:07 PM
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FPGA 何去何从（一）
文章只是鄙人的胡思乱想，莫当真！FPGA发展30年，现在也到了关键时间点！首先说说腾讯FPGA云。腾讯FPGA云发布是直接促成我写这篇博文的主要原因，免得以后被说只是事后诸葛亮。其实现在我也只是知道个大概，腾讯怎么做，面向什么客户，什么业务...
发表于 1/29/2017 7:49:44 PM
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Verilog仲裁器，”极简主义“，看看我需要多少行代码
用途：仲裁器，优先级仲裁，非轮询仲裁，用于多路选择仲裁，DDR，AXI，AVALON这些，addr地址自动跳跃到下一个empty的通道。1、可综合2、自定义路数，数量无边界3、几乎没人敢这么写......
发表于 1/18/2017 4:48:48 PM
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