systemverilog小贴士
使用sv做设计一年多了，本文给出一些verilog没有的，systemverilog新引入的，实用的功能，这些功能都是我经常用到的。
发表于 1/21/2018 6:37:34 PM
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FPGA 时序描述语言
先明确一下这里所指的“时序”，代表一组信号的逻辑关系，而不是指延时 steptime holdtime这些时序。 想要了解为什么会有这篇文章，请参考《FPGA何去何从》系列，和《FPGA需要怎样的HLS》，这里只关注TDL的实...
发表于 4/12/2017 9:48:59 PM
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Systemverilog下interface的一种用法，突破传统思维。（内有源码）
以前的文章中，我经常提到 sv interface的黑魔法。现在我就来聊一聊，systemverilog区别于hdl，到底可以带来什么样的思路。 从实际应用出发吧（本来本文的代码就是已经应用于实际项目的），设计《一个SPI配置...
发表于 3/26/2017 3:03:05 PM
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FPGA 何去何从（三）
继续一本正经的胡说八道FPGA的下轮爆发很可能离不开systemverilog，至少前期的点火起步阶段有sv的主要参与。为什么是sv？，sv有什么特别之处吗？sv验证方面的东西我就不说了，一是我对验证不熟悉，二来sv已经在验证界证明自己的地...
发表于 1/30/2017 10:22:24 PM
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Verilog仲裁器，”极简主义“，看看我需要多少行代码
用途：仲裁器，优先级仲裁，非轮询仲裁，用于多路选择仲裁，DDR，AXI，AVALON这些，addr地址自动跳跃到下一个empty的通道。1、可综合2、自定义路数，数量无边界3、几乎没人敢这么写......
发表于 1/18/2017 4:48:48 PM
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