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Ricky版Tips of Xilinx v0.07
此篇宗旨:因为还写了一篇文章叫《Ricky版FPGA常见问题(FAQ)》,内容相近却不同,难免混淆。此篇仅写一些Xilinx提供的一些不引人注意却又有用的小工具和某个工具的属性。1、coe文件模板经常会不知道coe文件怎么写,怎么生成,语法怎么回事。原来在%Xilinx%/coregen/data
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有限状态机编写
网上看到一篇关于FiniteStateMachine(FSM)-有限状态机的文章《有限状态机的VHDL优化设计》,写得挺详细,有些感想和经验记录于此:1.关于使用的语言-VHDL和Verilog大同小异,想法是一样的,万变不离其宗。2.模板-大家都会讨论是一段两端还是三段。争执在两端和三段的情
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Ricky版ModelSim Tips
1.waveformcompare2.dataflowhierarchy3.udofile4.VerilogFSMstatename5.ModelSim的系统设置6.如果要使用两个自己编译的库7.保存所有信号记录8.ChangeDirectory9.ModelSim仿真结果不正确和-novopt选项10.常用快捷键
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XST Synthesize Tips
1.XST主要参考资料:XSTUserGuide(ISE安装目录doc中的xst.pdf)2.辅助参考资料:WP231-HDLCodingPracticestoAccelerateDesignPerformance3.特别注意之一:请给XST加时序约束。通常我们会为工程添加UCF约束指定时序要求和管脚约束。但是UCF约束是给MAP,PAR等实现使用的,