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Opencv 显示灰度图像出错解决方法
在highgui.h中如此声明该函数： virtual void CopyOf( CvvImage& image, int desired_color = -1 ); virtual void CopyOf( IplImag...
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解决OpenCV图像数据倒立的问题
在使用OpenCV显示图像时会出现图像倒立的情况，IplImage的origin属性有关系。origin为0表示顶左结构，即图像的原点是左上角，如果为1为左下角。一般从硬盘读入的图片或者通过cvCreateImage方法创建的IplImag...
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利用TCL脚本（do文件）管理仿真流程简明教程（一）ActiveHDL RTL仿真篇
如本篇博文的标题所示，今天要聊的是高级一点的内容：利用TCL脚本（do文件）管理ActiveHDL RTL仿真流程。标题中的（一）表示，后续可能还会继续发布关于ActiveHDL 另外两种仿真流程的TCL脚本控制方法以及Modelsim软件的相关内容。
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DDR扫盲——关于Prefetch与Burst的深入讨论
首先，简单介绍一下Prefetch技术。所谓prefetch，就是预加载，这是DDR时代提出的技术。在SDR中，并没有这一技术，所以其每一个cell的存储容量等于DQ的宽度（芯片数据IO位宽）。【关于什么是cell（存储单元，可以去看一下，我之前的博文：http://blog.chinaaet.com/justlxy/p/5100051913 ）】
进入DDR时代之后，就有了prefetch技术，
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【转】认识FPGA触发器的亚稳态
边沿型触发器的输出有两个稳定状态: 高电平或者低电平。为保证可靠操作, 必须要满足触发器的时序要求，也就是我们熟知的建立时间和保持时间。如果输入信号违反了触发器的时序要求, 那么触发器的输出信号就有可能会出现非法状态---亚稳态。亚稳态是一种不稳定状态,在一定时间后, 最终返回到两个稳定状态之一。
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利用赛灵思Vivado HLS实现浮点设计
大多数设计人员在设计中使用定点算术逻辑来运算数学函数，因为这种方法速度快，占用面积小。不过在许多情况下，使用浮点数值格式进行数学计算更为有利。虽然定点格式可以实现精确的结果，但给定的格式动态范围非常有限，故设计人员必须进行深度分析，判断贯穿...
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Vivado环境下如何在IP Integrator中正确使用HLS IP
使用VIVADO对7系列FPGA的高效设计心得[导读] 随着xilinx公司进入20nm工艺，以堆叠的方式在可编程领域一路高歌猛进，与其配套的EDA工具——新一代高端FPGA设计软件VIVADO也备受关注和饱受争议。关键词：Vivado赛灵...
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