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Verilog-2001 之 generate 语句的用法
Verilog-1995 支持通过以声明实例数组的形式对 primitive 和 module 进行复制结构建模。而在 Verilog-2001 里， 新增加的 generate 语句拓展了这种用法（其思想来源于 VHDL 语言）。除了允许...
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有一道小学数学题说开去——浅析乒乓操作
前几日，在群里有朋友问有关乒乓操作的问题。大家一起讨论了一番。觉得讨论的结果挺好的，现在总结记录下来和各位网友分享一下。首先我们来回忆一道经典的小学数学题目（也是姜昆老师的经典相声梗，听过姜昆老师讲的都暴露年龄了）：有一个水池，水池完全空的...
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开始vivado之路
这两天开始接触vivado，虽然看了些简明教程，但还是感觉有些懵，希望继续学习下去可以达到足以灵活运用的效果
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linux make命令输出高亮
make 输出信息的时候 error 、warning 等信息都是和普通信息一样白色打出来的，和普通信息一样很难区分。本文提供方法高亮该特别字段
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linux编程之 Core Dump
Core Dump 又叫核心转存。当程序在运行过程中发生异常，这时Linux系统可以把程序出错的内存内容存储在一个core文件中，这种过程叫 core Dump
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Linux应用程序地址布局
在学习Linux应用程序开发时，经常会遇到如下概念：代码段、数据段、BSS段等。BSS（Block Started by Symbol，又名：未初始化数据段）、堆（heap）、栈（stack）而这些部分也是构成Linux应用程序...
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ISE报告内容整理、FPGA开发流程整理、ISE环境参数含义整理
对ISE报告内容、FPGA开发流程、ISE环境参数含义的相关内容进行了框架式的整理，对整体的把握和理解有很大的帮助！
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加密芯片---摘要算法特点与应用注意事项
Hash摘要算法是密码学算法中非常重要的一个分支，很多时候Hash也被称作散列算法。通俗来讲，它实现了如下功能：输入不同长度、不同内容的数据，经运算后生成长度固定内容唯一的数据。因其对输入长度无限制、摘要结果唯一且不可逆的特性...
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【转】I2C 关于时钟拉伸（clock stretch）问题
clock stretching通过将SCL线拉低来暂停一个传输.直到释放SCL线为高电平,传输才继续进行.clock stretching是可选的,实际上大多数从设备不包括SCL驱动,所以它们不能stretch时钟.
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Soc总线比较篇（翻译Rudolf Usselmann的文章）
CroeConnect总线介绍CoreConnect总线相对比较复杂，IBM为用户提供了大量的参考文档和技术手册。为了方便用户快速的建立自己的CoreConnect应用，IBM提供了PLB、OPB、DCR、仲裁器（Arbit...
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Wishbone总线仲裁器设计
在存在多个主设备的共享总线片上系统中，仲裁器是必不可少的。它决定哪个主设备可以使用总线。所有的主设备通过置高CYC_O信号向仲裁器请求使用总线，仲裁器则根据用户自定义的优先级算法确定哪个主设备可以使用总线。仲裁器的输出信号GNT0～GNTN...
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Wishbone总线地址译码
在很多总线标准中，从设备必须译码所有的地址，这称为全地址译码。比如在PCI总线中，每一个从设备都必须具有32位的地址输入，并对这32位的地址进行译码以确定如何响应主设备的请求。 片上总线规范比如Wishbone规范支持部分地址译码。在部分地...
