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KL43 UART升级
在实际产品中，在线更新程序会经常使用，因为产品第一次通过SWD下载完程序后，之后可能会存在升级的功能，而一般SWD接口不会留在外面，所以给单片机系统加入外围接口升级功能很重要。这里介绍常用的UART升级，以Kinetis KL43为例，KL...
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远程FPGA版本更新和重启
远程FPGA版本更新和重启如今，大多数通讯系统均将FPGA作为其产品解决方案，且已有大量FPGA应用到通讯系统之中。为了达到降低系统维护的成本的目的，我们就需要实现FPGA远程更新重启系统的功能。本文将以Xilinx VIRTEX-6 FP...
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DDR扫盲——single rank与dual-rank
一般来讲，一条内存总线的data宽度是64bits，也就是说总线上有64条道，每条道上一次传送1位数据。DIMM上的每个内存颗粒，提供4位、8位或者16位数据，来组成这64位数据(data word)。提供4位数据的芯片记作x4，提供8位数...
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加密芯片——RSA算法特点与应用注意事项
3DES、AES等对称算法虽有运算速度快、加密强度高等优点，但密钥存储与传递却是其最大的弱点，这也对它的应用场景造成了一定的限制。而RSA非对称算法利用非对称公私钥对，解决了密钥传递中的安全问题。在一些对实时性要求不是非常严格的系统中，RS...
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ISE约束导入vivado总共分几步
[导读] 最近有些朋友在ISE中做的V7项目需要切换到vivado来，但导入代码后，导入约束时，发现vivado不再支持UCF文件，如果手抄UCF约束到 VIVADO 的 XDC 约束，不仅浪费时间，而且容易出错，这里介绍一种方法可以实现两...
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The DDR PHY Interface (DFI) 简单介绍
现代电子系统设计中，经常将DDR内存接口分成内存控制逻辑（MC，Memory Controller）和物理层接口（PHY，Physical Interface）两个部分。这两个部分侧重点不同，往往需要不同的设计技巧和设计经验。随着IP（in...
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DDR3中的ODT动态模式详解
首先举一个例子：
早期的DDR（注：DDR2开始支持ODT功能），当向内存写入数据时，如果只有一条内存，那么这条内存就自己进行信号的终结，终结电阻等效为150Ω。如果为两条内存，那么他们会交错的进行信号的 终结。第一个模组工作时，第二个模组进行终结操作，等第二个模组工作时，第一个模组进行终结操作，但等效电阻为75Ω。当有三条内存的时候，三条会交替进 行信号终结，但等效电阻为50Ω。对于省略终端电阻
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DDR3中的ODT同步模式详解
昨天简单介绍了一下DDR3的ODT的作用，今天来详细聊一聊ODT的几种操作模式，首先是ODT的同步操作模式，这也时使用最多，最常用的模式。http://blog.chinaaet.com/justlxy/p/5100051969
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Zynq交叉编译环境链的建立与C程序编写
[导读] 在Vivado下完之前，先把Zynq的软件编译环境安装好，可以用来重新编译基于Zynq的Linux系统，同时能写基于Zynq的C程序（其实Vivado中的SDK也能实现）。关键词：VivadoZynq在Vivado下完之前，先把Z...
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如何利用Vivado HLS处理许多位准确或任意精度数据类型
[导读] 我们在设计硬件时，它往往是要求更精确的位宽。例如，一个filter的输入是12位和一个累加器的结果只需要一个最大范围为27位。然而对于硬件设计来说，使用标准的C数据类型会造成硬件成本的浪费。这就会造成我们要使用更多的LUT和寄存器...
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使用VIVADO对7系列FPGA的高效设计心得
随着xilinx公司进入20nm工艺，以堆叠的方式在可编程领域一路高歌猛进，与其配套的EDA工具——新一代高端FPGA设计软件VIVADO也备受关注和饱受争议。我从2012年开始使用VIVADO，像所有刚推出的软件一样，在刚推出的时候都会存...
