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【转】认识FPGA触发器的亚稳态
边沿型触发器的输出有两个稳定状态: 高电平或者低电平。为保证可靠操作, 必须要满足触发器的时序要求，也就是我们熟知的建立时间和保持时间。如果输入信号违反了触发器的时序要求, 那么触发器的输出信号就有可能会出现非法状态---亚稳态。亚稳态是一种不稳定状态,在一定时间后, 最终返回到两个稳定状态之一。
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利用赛灵思Vivado HLS实现浮点设计
大多数设计人员在设计中使用定点算术逻辑来运算数学函数，因为这种方法速度快，占用面积小。不过在许多情况下，使用浮点数值格式进行数学计算更为有利。虽然定点格式可以实现精确的结果，但给定的格式动态范围非常有限，故设计人员必须进行深度分析，判断贯穿...
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Vivado环境下如何在IP Integrator中正确使用HLS IP
使用VIVADO对7系列FPGA的高效设计心得[导读] 随着xilinx公司进入20nm工艺，以堆叠的方式在可编程领域一路高歌猛进，与其配套的EDA工具——新一代高端FPGA设计软件VIVADO也备受关注和饱受争议。关键词：Vivado赛灵...
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KL43 UART升级
在实际产品中，在线更新程序会经常使用，因为产品第一次通过SWD下载完程序后，之后可能会存在升级的功能，而一般SWD接口不会留在外面，所以给单片机系统加入外围接口升级功能很重要。这里介绍常用的UART升级，以Kinetis KL43为例，KL...
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远程FPGA版本更新和重启
远程FPGA版本更新和重启如今，大多数通讯系统均将FPGA作为其产品解决方案，且已有大量FPGA应用到通讯系统之中。为了达到降低系统维护的成本的目的，我们就需要实现FPGA远程更新重启系统的功能。本文将以Xilinx VIRTEX-6 FP...
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DDR扫盲——single rank与dual-rank
一般来讲，一条内存总线的data宽度是64bits，也就是说总线上有64条道，每条道上一次传送1位数据。DIMM上的每个内存颗粒，提供4位、8位或者16位数据，来组成这64位数据(data word)。提供4位数据的芯片记作x4，提供8位数...
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加密芯片——RSA算法特点与应用注意事项
3DES、AES等对称算法虽有运算速度快、加密强度高等优点，但密钥存储与传递却是其最大的弱点，这也对它的应用场景造成了一定的限制。而RSA非对称算法利用非对称公私钥对，解决了密钥传递中的安全问题。在一些对实时性要求不是非常严格的系统中，RS...
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ISE约束导入vivado总共分几步
[导读] 最近有些朋友在ISE中做的V7项目需要切换到vivado来，但导入代码后，导入约束时，发现vivado不再支持UCF文件，如果手抄UCF约束到 VIVADO 的 XDC 约束，不仅浪费时间，而且容易出错，这里介绍一种方法可以实现两...
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The DDR PHY Interface (DFI) 简单介绍
现代电子系统设计中，经常将DDR内存接口分成内存控制逻辑（MC，Memory Controller）和物理层接口（PHY，Physical Interface）两个部分。这两个部分侧重点不同，往往需要不同的设计技巧和设计经验。随着IP（in...
