【原创】IP核的输出细节
前段时间，在做毕设的过程中，有一个功能模块调用了乘法器IP核并用modelsim对其进行功能仿真，发现其输出结果不同步了。现在来看看究竟发生了什么？假设乘法器IP核的参数设置如下图所示：其VerilogHDL例化代码如下所示：`timescale1ns/1ps/****************************
发表于 4/26/2015 9:39:07 AM
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