【原创】数据位宽的定义原来还可以这么表示的
在VerilogHDL中，定义一个（MSB-LSB+1）位的变量或端口a格式如下所示：reg[MSB:LSB]a;或者wire[MSB:LSB]a;或者input/inout/output[MSB:LSB]a;其中，我们见得最多和用得最多的是MSB和LSB都是正整数。前段时间，不小心看到MSB和LSB可
发表于 6/22/2015 9:52:42 AM
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