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【再说FPGA】ISE 14.2 的 memory editor在哪里 VS C程序打印coe文件

前一篇文章也稍微说了一下关于memoryeditor的问题——“结果卡在rom的初始化文件上面了——为了装15G的ISE,我把matlab删了,一狠心vc也删了,没法写程序生成数据,就想用memoryeditor稍微编辑一下一个简单的coe文件,结果一直找不到memoryedit

近几日小结

最近一直没有时间摸Zed,在用ZC702验证一个GPUIP核,跑去研究计算及图形学了,画点、线、圆这些东东,反走样算法什么的。这期间,安富利的工程师来过公司一次,同事叫他过来讲一下xapp792,就是xilinx官方给的一个用例,用vdma,osd等ip核做HDMI显示

发现《一步步艰难搞定OLED》中一处错误

今天看到木易的评论,貌似她还木有看到我已经给过OLED的教程了。所以打算把OLED的驱动程序完善一下(按照之前错误的想法还需要完善),结果发现了一处错误,这处错误貌似老莫老师吐槽过了。当时他还吐槽了VBAT和VDD是高电平有效还是低电平有效,私下

参赛心得

没想到能够获奖,看到ChinaAET这次博客比赛的时候,距离结束就只有十天了,木易和我讲,基本没有获奖的希望。当时想法很单纯,想借这次机会,摸一摸ZedBoard,加快自己学习zynq的步伐。隔天就收到zed了,这里要谢一下bingo,手脚很利索。之后的十天,充分体会了什么叫“

[Zed使用心得]PS是怎样把时钟传递给PL的?

问题: 今天几个同事在讨论一个问题:新建IP核时候一般是把Bus2IP_Clk直接当做自己的逻辑代码的时钟,但这个时钟到底是怎样和PS联系起来的呢? 如下图所示,从XPS来看,IP核的时钟端口是S...

一步步艰难搞定OLED

凌晨1点半,OLED终于有显示了,唉,SDK总是出现各种错误,导致我反反复复开关SDK,甚至是重启电脑,大多数时候连RUN和Debug都没有办法进行,让我从下午6点一直熬到现在……最后发现是由于OLED复位后没有给足够的延时,导致无法写O...

[ZedBoard测评]关于对Xilinx的偏见

昨晚和一个对PFGA感兴趣的师弟聊了好多东西,有技术方面的探讨,也有对Altera和Xilinx进行过比较。总体上来讲,我们俩的观点还是比较一致的:好坏是因人而异的,主要和操作习惯有关,熟悉Altera的可能就觉得Altera的东西好,熟悉Xilinx的

代码可折叠的代码插件,试一下

哈哈~这个代码插件不错,代码种类也很多,可惜没有verilog和vhdl,但还是比教程里给的那个代码插件要好!可以实现代码折叠,节省了不少空间啊,看着舒服好多,需要看代码的话再自行展开,8错! 

[ZedBoard测评]新建复杂IP核可能会遇到的问题

前言:本文算是对前一篇文章《IP核的结构和文件组织》的小小补充。 今天下午有个同事在新建自己的IP核时碰到了一个小问题。由于之前我已经对IP核的结构和文件组织有所了解,大致知道问题出在哪里,帮他解决了一下,做一下笔记。 ...

[ZedBoard测评] 创建基于AXI Lite总线的vga测试IP核(三)(软件部分)

2、软件设计从PlanAhead导出硬件信息后,首先看一下SDK自动生成的system.xml文件,看看vgaIP核有木有加进来,地址是多少~看到上图的结果,就知道IP核已经添加成功了。2.1、新建工程File->New->XilinxCProject工程模板选择HelloWorld,工程名改成vga_ip_test_0,然

[Zed测评] 创建基于AXI Lite总线的vga测试IP核(二)(巨长,慎入)

接着上篇来,这篇处理完所有硬件相关的东西,本来想把软件部分一起发,结果实在太长,自己都受不了了~再开个(三)吧!1.3、创建PL系统(vga测试IP核)1.3.1、利用向导新建IP核Step1)在XPS(XilinxPlatformStudio)中选择Hardware菜单下的CreateorImportPeripheral...选

[Zed测评] 创建基于AXI Lite总线的vga测试IP核(一)

前面已经做了不少铺垫工作,包括用PL实现vga测试、IP核的结构和文件组织等。今天把新建vga测试IP核的整个流程整理记录一下。由于我没用做过全流程的教程,总是引用其他前辈的文章,今天打算做一个完整的文档。主要目的:学习AXILiteIP核的新建和调用,同时给出了一个完

[ZedBoard测评]阶段小结

这几天,零零散散地做了一些测试,对于PS和PL的单独使用,PS和PL的协同工作,IP核的设计和加载都有了一定程度的了解。由于以前没有接触过Xilinx,所以对于ISE、PlanAhead、XPS、SDK等诸多开发工具都是从头学起,这次参加ZedBoard测评活动,大大缩短了我的学习周期

[Zed测评] Xilinx IP核的结构和文件组织

前几天研究了怎么利用XPS向导新建自己的IP核,从而实现PS和PL的协同工作,逻辑使用的是《PL实现简单的VGA测试》一文中的代码,整个流程还算顺利,但由于综合和实现过程中出现了几个貌似和引脚分配相关的严重警告,总是没法生

[ZedBoard测评]PS+PL的VGA显示

今天自己新建了一个VGA测试用的IP核,通过AXI-LITE总线和PS连接在一起作为硬件平台。串口向PS发送测试画面选择命令,PS根据接收到的命令,生成对应的测试画面。涉及到的知识主要有基于AXI-LITE总线的IP的新建,M