关于verilog仿真使用#和@的仿真结果不同的研究
最近仿真一段很奇怪的代码，testbench中分别使用#和@，但是输出波形不一致。代码如下；modulejdshfks(inputclk,inputen,inputrst_n,input[3:0]a,outputreg[3:0]b);always@(posedgeclk)beginif(!rst_n)beginb<=4'b0;endelsebeginif(en)b<=a;elseb<=b;endendendm
发表于 2014/6/6 1:29:23
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关于一段verilog代码的思考
前段时间有人在网上问以下一段代码，代表什么意思。always@（posedgeclk）beginif(rst_n)din<=0;elsebegindin<=din+1’b1;if(en)din<=a–1’b1;end初看这段代码，发现这里的din有两次进行
发表于 2014/4/28 20:48:19
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Cadence使用
从现在开始，手把手教使用cadence。这里以实现D触发器（上升沿触发）为例程。这里用的库是TSMC_0.18UM_PDK，0.18的库。从eetop下载的库。此库只可用于学习用。首先，下载TSMC_0.18UM_PDK到linux下并解压。在用户目录下新建文件夹，这里我用的是lujun命名，然后将TSMC_0.
发表于 2014/4/25 13:02:21
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Cadence NC_verilog仿真
NC可用于数模混合仿真，即用verilog语言给画的电路图添加输入激励信号，然后查看输出信号，以验证电路是否正确。。首先，nv虽然在cadence里面有集成，但是cedence自带没有verilog的仿真器，因此需要装verilog仿真器，也就是IUS。这里所用的是IUS9.IUS需要破解，破解方法
发表于 2014/4/25 12:52:01
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【技术分享】FPGA实现除法运算
我们用软件编程的时候，用到除法的时候，一个/这样的除号就搞定了。但是如果用硬件来实现除法，又是怎么样实现的了。计算机存储的数都是以二进制数来存储的，二进制的除法和我们平常用到十进制除法是一样
发表于 2013/12/31 1:38:16
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