奇、偶、半整数 分频（除频器）- verilog
奇、偶、半整数分频（除频器）-verilog对于时钟比较多的设计，单纯的用PLL分频、倍频，恐怕难以达到设计的要求，比如SPI、I2C的典型时钟分别1MHz、100KHz。在FPGA内部用全局时钟分频则相对比较实用，可移植性好。下面针对奇数分频、偶数分频、半分频分别做介绍。
发表于 5/23/2015 1:07:32 PM
阅读（18823）
PWM 任意频率 任意占空比 - LM3401
一、硬件架构光源控制芯片LM3401,是美国国家半导体公司NationalSemiconductor的产品，其典型特点：1、2.8ATypicalSwitchCurrent2、HighSwitchingFrequency—525KHz(L
发表于 5/15/2015 10:00:39 AM
阅读（5672）
初学者很不错的文章
和往常一样周六了，打扫完卫生，下班，周日休息。本人实习生，在公司住，所以下班对于我来说身体上是名词，精神上是动词。这篇文章层看过不只一遍，每次看都觉得写得很好。所以果断转过来，做个笔记。红字部是本人觉得更为精彩的部分。。。长期以来很多新入
发表于 5/9/2015 6:51:52 PM
阅读（2649）
图像增强-MATLAB
常见的图像增强算法:直方图均衡化、对比度线性展宽(线性拉伸)、动态范围非线性调整(对数增强、指数增强、分段增强gamma校正)和伪彩色增强等1.对比度拉升采用了线性函数对图像的灰度值进行变换，例如：空间滤波：
发表于 4/13/2015 11:04:02 AM
阅读（4809）
浅谈 内存-带宽
转http://blog.chinaunix.net/uid-14214482-id-3220464.html内存带宽计算公式：带宽=内存核心频率×内存总线位数×倍增系数。先容我从DDR的技术说起，DDR采用时钟脉冲上升、下降沿各传一次数据，1个时钟信号可以传输2倍于SDRAM的数据，所以又称为双倍速
发表于 4/9/2015 9:12:46 PM
阅读（4079）
Quartus II 中文注释乱码解决办法
有些时候我们用QuartusII打开不同版本创建的工程文件时，往往会出现下列提示点Yes后，QuartusII会自动把文件转换成我们安装的版本。但是却出现了下图中糟糕的情况，我们发
发表于 3/31/2015 10:54:56 PM
阅读（7197）
cadence 16.5 安装破解教程
以下教程来自百度，之所以记录一下是因为本人看过其他教程不好用，这个较不错(xp、w732bit都验证过)，一下就ok。http://jingyan.baidu.com/article/0aa22375bc64b388cc0d6484.htmlCadence16.5最新破解教程Cadence是一个功能强大的电路设计软件，功能上没得
发表于 3/26/2015 9:01:29 AM
阅读（10424）
FPGA 10W LES 之 开发 笔记
最近用FPGA做了一个月的VITA1300相机，接着又做了一个月的CAN通信，当然工作可以使穿插进行，比如你投了相机的PCB这几期间你可以写CAN通信。至于CAN通信以后会说。重点介绍相机VITA1300。虽然是CMOS相机（此前用过OV7725、MT9V034、MT9M001的基础），但是此
发表于 2/10/2015 6:45:01 PM
阅读（3451）
In-System Sources and Probes Editor
本文来自SF-CY3FPGA套件开发指南Ver7.20（by特权同学）.pdfIn-SystemSourcesandProbesEditor，这种方式是通过例化一个定制的寄存器链到FPGA器件内部。这些寄存器链通过JTAG接口与QuartusII通信，它又能够驱动FPGA器件内部的某些输入节点信号，
发表于 2/6/2015 9:06:38 PM
阅读（6261）
SignalTap II Logic Analyzer 学习笔记
http://www.cnblogs.com/crazybingo/archive/2011/07/26/2117262.html根据CB的博客做了一下SignalTapII,利用QUARTUS13.0随便写了一个小灯闪烁的verilog代码，如下：moduleled(inputclk,inputrst_n,outputled_out);reg[23:0]cnt=24'd0;always@(posedgeclkornegedgerst_n)
发表于 2/5/2015 1:17:06 PM
阅读（5410）
二进制码、格雷码、独热码总结
二进制编和格雷码、独热码利弊二进制编码、格雷码编码使用最少的触发器，消耗较多的组合逻辑，而独热码编码反之。独热码编码的最大优势在于状态比较时仅仅需要比较一个位，从而一定程度上简化了译码逻辑。虽然在需要表示同样的状态数时，独热编码占用较多的位，也就是消
发表于 1/4/2015 11:14:04 AM
阅读（11999）
在Quartus中使用TCL文件分配引脚
在Quartus中可使用TCL文件分配引脚，这种方法可重用性较好。步骤大概是，先建立并编辑TCL文件，并将其加入工程内，然后在tool->tclscript中选中相应的TCL文件，点击RUN。用到的命令如下：-为工程创建TCL文件projects->generattclfileforproject
发表于 12/23/2014 12:51:59 PM
阅读（3358）
如何设置AltiumDesigner的文件关联，pcbdoc、schdoc等类似一些文件的图标变成了白板
如何设置AltiumDesigner的文件关联有些朋友在重新安装系统之后发现，pcbdoc、schdoc等类似一些文件的图标变成了白板，当然，可以右键此文件，然后选择打开方式，但是之后，此文件的图标就变成了一块白板+软件logo，这样的图标还是不能直观地反映出此文件到底是pcbdoc文
发表于 12/20/2014 1:09:06 PM
阅读（17503）
verilog中latch问题
在很多地方都能看到，verilog中if与case语句必须完整，即if要加上else,case后要加上default语句，以防止锁存器的发生，接下来就来说说其中原因。一，什么是锁存器？锁存器与触发器的区别。锁存器与触发器最大的区别在于，锁存器是电平触发，而
发表于 12/6/2014 9:17:44 AM
阅读（3630）
Altium Designer 蛇形等长布线和如何查看NET总长度
AltiumDesigner里面怎么画等长线：（1）一般是将走线布完后，新建一个class。Design->Classes如上图添加完后可以点击close。（2）快捷键T+R；或者点击Tools下拉中的Interactivelengthtuning。点击class中的一条net，然后tab键设置属性
发表于 12/1/2014 11:05:47 PM
阅读（17774）
