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TimeQuest就一定要搞定——由QSF生成SDC
QSF是QuartusSettingsFile的缩写，包含了一个Quartus工程的所有约束，包括工程信息、器件信息、引脚约束、编译约束和用于ClassicTimingAnalyzer的时序约束。SDC是SynopsysDesignConstraints的缩写，该文件用于TimeQuestTimingAnalyzer的时序约束和定制报告。在TimeQuest
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Virtual JTAG仿真要点
半年前应jack0321朋友的要求，riple就想着要写这个题目，四个月前终于有机会做了仿真，还写了个自动生成测试向量的脚本，后来忙着其他事情，就拖到了现在。VJI的部分功能是通过自定义逻辑来实现的。对VJI仿真的目的就是验证这部分逻辑以及这部分逻辑与用户设计之
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AVMS - Advanced Verification Methodology Seminars
AVM是AdvancedVerificationMethodology（高级验证方法学）的首字母缩写。riple最初看到AVM，是在MentorGraphics的网站上。自从OVM（OpenVerificationMethodology）提出以后，Mentor逐渐减少了对AVM的宣传。也难怪，AVM这个词太直白了，很难成为专用词汇。riple今天在网
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网络测试测量文章汇总
SunriseTelecomintheNewsJDSUintheNewsEXFOintheNewsIxiaintheNewsFriMar26201010:23:06GMT+0800(ChinaStandardTime)ProgrammablehardwareplatformtransmitscontroldataoverpowerlinesThuMar18201010:10:46GMT+0800(ChinaStandardTime)Xilinxtodemo40-GbOTNmuxpon
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采用Signal Spy增强VHDL的测试能力
可观测性和可控制性是对testbench的基本要求。与Verilog相比，VHDL语言缺少层次化路径访问的能力；但是在VHDL语言中可以通过全局变量进行entity之间的通讯，这里的全局变量就是在package中定义的signal。在实际应用中，Verilog的层次化路径访问是真正的“无损探测&
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采用JobSpy控制Modelsim批处理仿真
JobSpy可以用来管理Modelsim的批处理仿真过程，具体应用如下：1.Checkingtheprogressofasimulation.2.Examininginternalsignalvaluestocheckifthedesignisfunctioningcorrectly,withoutstoppingthesimulation.3.Suspendingonejobtoreleasealicenseforamoreimportantjob,
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学习Modelsim的命令（二）
riple认为，在自动化的测试流程中，获得仿真结果（可观测性）比向测试平台施加激励（可控制性）更重要。昨天为了通过Tcl脚本把modelsim仿真过程中的变量值读出来，riple挨个把modelsim的命令读了一遍。还好，才读到e开头的命令，就找到了examine这条命令。采用这条命令
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吃水不忘挖井人——离职后的思考
“项目经理是需要时间来成熟的。他需要机会来承受错误，而不是一开始就享受成功。”昨天下午，riple坐在京汇大厦楼下的花园里读《大道至简》。riple读到上面这句话，许多过往的经历在脑海中浮现出来，心中满是感激、怀念和愧疚。&nbs
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