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学然后知不足，教然后知困

“虽有嘉肴，弗食，不知其旨也；虽有至道，弗学，不知其善也。是故学然后知不足，教然后知困。知不足，然后能自反也；知困，然后能自强也。故曰：教学相长也。《兑命》曰：学学半。其此之谓乎。”2007年过去了，展望2008年，工作上需要做三
riple
发表于 2010/4/28 上午10:03:50
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手工改变Quartus II软件的编译速度

QuartusII的编译速度一直是个问题：太慢！尤其在进行FPGA调试时，加入SignalTAPII后编译时间明显延长，一次就要15分钟（对我当前的机器配置和设计来说）。使用QuartusII快5年了，这是一个很深刻的体会，也带来几个好处。1.我在等待编译结果时不得不翻翻书、看看文档，由
riple
发表于 2010/4/28 上午10:02:10
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FSM的最佳描述——输出同步的Mealy型状态机

在上一篇关于FSM的blog中，我分析了状态机输出同步对状态机运行性能的影响——结论是，输出同步可以带来运行性能的提升。这一结论是通过分析一个简单的Mealy型FSM得到的。该结论是否也适用于Moore型状态机呢？对于Moore型状态机，输出同步
riple
发表于 2010/4/28 上午10:00:08
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To be an Architect

一直以来，都觉得搭建一个SOPC系统很难。不是因为软件的使用存在问题——我可以阅读文档、咨询论坛上的高手、自己动手试试；而是因为搭建一个功能完备、结构自洽的SOPC系统太不易了——随便打开一个Altera提供的设计示例就会发现那么多的设备、那么
riple
发表于 2010/4/28 上午9:52:31
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加快SignalTAP II编译过程的小技巧

使用StartAnalysis&Elaboration代替StartAnalysis&Synthesis可以显著缩短编译时间，对于添加节点来说，效果是相同的。原理如下：ripleGototheProcessingmenu,pointtoStartandselectStartAnalysis&Elaborationtocompilethedesign.Beforeyoucanconnectt
riple
发表于 2010/4/28 上午9:51:09
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使用SignalTAP II必须要关闭的编译选项

以前遇到过几次类似问题，只知道关闭一下就可以通过，但是没搞清原理。在Altera的一篇文档里找到了答案：IntheSettingsdialogbox,undertheCompilationProcessSettingssection,selectIncrementalCompilation.SettheIncrementalCompilationoptiontoOff.ByturningofftheInc
riple
发表于 2010/4/28 上午9:50:14
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如何在SignalTAP II中保留特定节点

在使用SignalTAPII的过程中，我经常发现一些用于调试的逻辑（比如调试用的计数器）会被优化掉，不能出现在调试波形中。在Altera的一篇文档中，发现了以下关键信息：Inthelogicsynthesisstage,theQuartusIIsoftwaremayoptimizeawaysignalsthatyouaretryingtoanalyzewitht
riple
发表于 2010/4/28 上午9:49:28
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Happy Holidays from ModelSim & Questa

很有创意，就是不知道各个部门是怎么划分的，似乎和宇宙学有关。如果我们单位也能搞这样一幅“贺年片”该多好！
riple
发表于 2010/4/28 上午9:46:54
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参观徐悲鸿纪念馆有感

“艺术小美赏心悦目，艺术大美动人心魄”。这是今天参观徐悲鸿纪念馆时学到的一句话，也是我今天最深刻的体会。徐悲鸿纪念馆分为上下两层，一层展出徐悲鸿先生的国画作品，二层主要展出他的西画作品。在一层的第一和第二
riple
发表于 2010/4/28 上午9:45:03
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Avalon- Microsequencer简单汇编工具开发成功

开发成功已经有一周了，才腾出时间来写篇日志。上周五晚上的这个时间，还在为如何屏蔽无效位、如何自动生成屏蔽操作的掩码在伤脑筋；周六一大早起来，把梦中想好的两条组合命令实现了；接下来，又实现了代码段起始地址的自动获取和汇编语言文件的编译
riple
发表于 2010/4/28 上午9:43:04
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PATA硬盘接口的设备端UDMA协议实现要点分析

一年前费了好大的力气才用FPGA实现了PATA硬盘接口UDMA协议的设备端功能，现在需要把这一接口电路移植到新的项目中。借此机会把以前混乱的思路整理一下。整理了当初设计时考虑到和后期调试中发现的几个设计难点，罗列如下。随着我对这些难点的逐一分析
riple
发表于 2010/4/27 下午5:03:14
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由avan的一幅图想到的...

昨天在avan的博客上看到了一幅硬盘读盘失败的故障树，由于我现在的工作与硬盘关系很大，今天早上又细看了一遍。这一看可不得了，引发我把最近的许多思考都联系了起来。本想回复在avan的博客上，可是越写篇幅越大，还是放到自家博客上来吧。原图转载如
riple
发表于 2010/4/27 下午4:59:04
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FSM的时序优化——输出逻辑同步和响应速度

一、“x段式”描述的由来。考虑了时序优化的FSM的描述由两部分组成：状态寄存器及其更新逻辑和输出寄存器及其更新逻辑。如果把寄存器和更新逻辑分开描述，一个FSM可以最多采用四段代码进行描述：状态寄存器现态赋值（时序逻辑）状态寄存器
riple
发表于 2010/4/27 下午4:53:00
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在Quartus II中快速更新FPGA片上存储器初始值的一种方法

最近在调试中遇到了这样一个问题：一组参数预先存储在FPGA的片上存储器内；在系统运行过程中部分参数会被读出，修改后写回；为了调试，需要经常变换参数的初始化值。实现存储器中数值的初始化比较容易，在生成RAM模块时指定一个初始化文件（.hex或.mi
riple
发表于 2010/4/27 下午4:49:41
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StateCAD——简介和使用心得

什么是StateCAD？StateCAD是XilinxISE中集成的一款FSM状态图输入和验证工具。StateCAD原本是VisualSoftwareSolutions公司的主打产品，1994年底发布了2.0版本，那时还不支持VerilogHDL。Xilinx最初（2000.8）通过EDAALLianceSTARter项目在FoundationISE版本和WebPACKISE
riple
发表于 2010/4/27 下午4:48:05
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