[转载]Verilog语言设计增加延时的正确方法
在设计仿真激励文件时，为了满足和外部芯片接口的时序要求，经常会用到延时赋值语句，由于不同的延时赋值语句在仿真过程中行为不同，会产生不同的激励输 出，如果不认真区分不同表达式引起的差异，就可能产生错误的激励，无法保证仿真结果的正确，本文就是区分各种延时赋值语句的差异，并给出比较结果。
发表于 4/26/2018 7:43:46 PM
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搭建modelsim仿真平台时，相对路径的使用
最近在研究如何使用modelsim使用modelsim搭建仿真平台，在列举仿真文件时，最好不要使用文件的绝对路径，而是使用文件的相对路径，以提供较好的移植性。
发表于 12/26/2017 8:13:06 PM
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